N-leitende Metalloxydhalbleiter-Logik verwendet n-leitende Metalloxydhalbleiter-Feldwirkungstransistoren (MOSFETs), um Logiktore und andere Digitalstromkreise durchzuführen. NMOS Transistoren haben vier Verfahrensweisen: Abkürzung (oder Subschwelle), Triode, Sättigung (hat manchmal aktiv genannt), und Geschwindigkeitssättigung.

Die n-leitenden MOSFETs werden in einem so genannten "Netz des Ziehens unten" (PDN) zwischen der Logiktor-Produktion und negativen Versorgungsstromspannung eingeordnet, während ein Widerstand zwischen der Logiktor-Produktion und der positiven Versorgungsstromspannung gelegt wird. Der Stromkreis wird solch dass entworfen, wenn die gewünschte Produktion niedrig ist, dann wird der PDN aktiv sein, einen aktuellen Pfad zwischen der negativen Versorgung und der Produktion schaffend.

Als ein Beispiel ist hier a NOCH Tor in der NMOS Logik. Wenn, entweder A einzugeben oder B einzugeben (Logik 1, = Wahr), die jeweiligen MOS Transistor-Taten als ein sehr niedriger Widerstand zwischen der Produktion und der negativen Versorgung hoch ist, die Produktion zwingend (Logik 0, = Falsch) niedrig zu sein. Wenn sowohl A als auch B hoch sind, beide Transistoren leitend sind, einen noch niedrigeren Widerstand-Pfad zum Boden schaffend. Der einzige Fall, wo die Produktion hoch ist, ist, wenn beide Transistoren aus sind, der nur vorkommt, wenn sowohl A als auch B niedrig so die Wahrheitstabelle von a NOCH Tor, befriedigen:

Ein MOSFET kann gemacht werden, als ein Widerstand zu funktionieren, so kann der ganze Stromkreis mit dem N-Kanal MOSFETs nur gemacht werden. Viele Jahre lang hat das NMOS Stromkreise viel schneller gemacht als vergleichbarer PMOS und CMOS Stromkreise, die viel langsamere P-Kanaltransistoren verwenden mussten. Es war auch leichter, NMOS zu verfertigen, als CMOS, weil der Letztere P-Kanaltransistoren in speziellen N-Bohrlöchern auf dem P-Substrat durchführen muss. Das Hauptproblem mit NMOS (und die meisten anderen Logikfamilien) besteht darin, dass ein Gleichstrom-Strom durch ein Logiktor fließen muss, selbst wenn die Produktion in einem unveränderlichen Staat (niedrig im Fall von NMOS) ist. Das bedeutet statische Macht-Verschwendung, d. h. Macht-Abflussrohr, selbst wenn der Stromkreis nicht umschaltet. Das ist eine ähnliche Situation zur modernen hohen Geschwindigkeit, hohe Speicherdichte CMOS Stromkreise (Mikroprozessoren usw.) der auch bedeutende statische aktuelle Attraktion hat, obwohl das wegen der Leckage ist, nicht beeinflussen. Jedoch haben ältere und/oder langsamere statische CMOS Stromkreise, die für ASICs, SRAM usw. verwendet sind, normalerweise sehr niedrigen statischen Macht-Verbrauch.

Außerdem sind NMOS Stromkreise zum Übergang von niedrig bis hoch langsam. Wenn sie von hoch bis niedrigen wechseln, stellen die Transistoren niedrigen Widerstand zur Verfügung, und die Capacitative-Anklage an der Produktion leitet sehr schnell (ähnlich der Entladung eines Kondensators durch einen sehr niedrigen Widerstand) ab. Aber der Widerstand zwischen der Produktion und der positiven Versorgungsschiene ist viel größer, so nimmt das niedrige zum hohen Übergang länger (ähnlich der Aufladung eines Kondensators durch einen hohen Wertwiderstand). Das Verwenden eines Widerstands des niedrigeren Werts wird den Prozess beschleunigen sondern auch vergrößert statische Macht-Verschwendung. Jedoch ist ein besserer (und das allgemeinste) Weise, die Tore zu machen, schneller, Erschöpfungsweise-Transistoren statt Erhöhungsweise-Transistoren als Lasten zu verwenden. Das wird Erschöpfungslast NMOS Logik genannt.

Zusätzlich, gerade wie in DTL, TTL und ECL usw., machen die asymmetrischen Eingangslogikniveaus NMOS Stromkreise etwas empfindlich gegen das Geräusch. Diese Nachteile sind, warum die CMOS Logik jetzt die meisten dieser Typen in den meisten Hochleistungsdigitalstromkreisen wie Mikroprozessoren verdrängt hat (ungeachtet der Tatsache dass CMOS ursprünglich sehr langsam war).

Siehe auch

• PMOS Logik
• Erschöpfungslast NMOS Logik (einschließlich der Prozesse genannt HMOS (hohe Speicherdichte, kurzer Kanal MOS), HMOS-II, HMOS-III, usw. Eine Familie von hohen Leistungsfertigungsverfahren für die Erschöpfungslast NMOS Logikstromkreise, der von Intel gegen Ende der 1970er Jahre entwickelt und viele Jahre lang verwendet wurde. Mehrere CMOS Fertigungsverfahren wie CHMOS, CHMOS-II, CHMOS-III sind usw. direkt von diesen NMOS-Prozessen hinuntergestiegen.