MACHT ist eine von IBM entwickelte Befehlssatz-Architektur (ISA) des reduzierten Befehlssatz-Computers (RISC). Der Name ist ein Akronym für die Leistungsoptimierung Mit Erhöhtem RISC.

MACHT ist auch der Name einer Reihe von Mikroprozessoren, die die MACHT ISA durchführen. Die MACHT-Reihe-Mikroprozessoren werden als die Zentraleinheit in vielen Servern von IBM, Minicomputern, Arbeitsplätzen und Supercomputern verwendet. Der POWER3 und die nachfolgenden Mikroprozessoren in der MACHT-Reihe das ganze Werkzeug die volle 64-Bit-Architektur von PowerPC. Die POWER3 und führen oben keine der alten MACHT-Instruktionen durch, die vom ISA entfernt wurden, als PowerPC ISA, noch einige der POWER2 Erweiterungen solcher als herausgekommen ist oder.

Anhang E des Buches I: Benutzerbefehlssatz-Architektur von PowerPC des Architektur-Buches von PowerPC, Version 2.02 beschreibt die Unterschiede zwischen der MACHT und den POWER2 Befehlssatz-Architekturen und der Version der durch den POWER5 durchgeführten Befehlssatz-Architektur von PowerPC.

Geschichte

Das 801 Forschungsprojekt

1974 hat IBM ein Projekt mit einem Designziel angefangen, ein großes telefonschaltendes Netz mit einer potenziellen Kapazität zu schaffen, sich mit mindestens 300 Anrufen pro Sekunde zu befassen. Es wurde geplant, dass 20,000 Maschineninstruktionen erforderlich wären, jeden Anruf zu behandeln, während man eine Echtzeitantwort aufrechterhält, so wurde ein Verarbeiter mit einer Leistung von 12 MIPS notwendig gehalten. Diese Voraussetzung war für die Zeit äußerst ehrgeizig, aber es wurde begriffen, dass auf so viel von der Kompliziertheit von zeitgenössischen Zentraleinheiten verzichtet werden konnte, da diese Maschine nur Eingabe/Ausgabe, Zweige würde durchführen müssen, fügen Sie Register-Register hinzu, bewegen Sie Daten zwischen Registern und Gedächtnis, und würde kein Bedürfnis nach speziellen Instruktionen haben, schwere Arithmetik durchzuführen.

Diese einfache Designphilosophie, wodurch jeder Schritt einer komplizierten Operation ausführlich durch eine Maschineninstruktion und alle Instruktionen angegeben wird, ist erforderlich, in derselben unveränderlichen Zeit zu vollenden, würde später kommen, um als RISC bekannt zu sein.

Vor 1975 wurde das Telefonschalter-Projekt ohne einen Prototyp annulliert. Von den Schätzungen von Simulationen, die im ersten Jahr des Projektes jedoch erzeugt sind, hat es ausgesehen, als ob der Verarbeiter, der für dieses Projekt wird entwirft, ein sehr viel versprechender Mehrzweckverarbeiter sein konnte, so hat Arbeit am Forschungszentrum-Gebäude von Thomas J. Watson #801 auf dem 801 Projekt weitergegangen.

1982-Gepard-Projekt

Seit zwei Jahren am Forschungszentrum von Watson wurden die Superskalargrenzen des 801 Designs wie die Durchführbarkeit erforscht, das Design mit vielfachen funktionellen Einheiten durchzuführen, um Leistung zu verbessern, die dem ähnlich ist, was in IBM System/360 Model 91 und dem CDC 6600 getan worden war (obwohl das Modell 91 auf einem CISC Design basiert hatte), um zu bestimmen, ob eine RISC Maschine vielfache Instruktionen pro Zyklus aufrechterhalten konnte, oder welche Designänderungen mit dem 801 Design vorgenommen werden müssen, um vielfache Ausführungseinheiten zu berücksichtigen.

Um Leistung zu vergrößern, hatte Gepard getrennten Zweig, festen Punkt und Schwimmpunkt-Ausführungseinheiten. Viele Änderungen wurden mit dem 801 Design vorgenommen, um vielfache Ausführungseinheiten zu berücksichtigen. Gepard wurde ursprünglich geplant, um mit bipolar Technologie der emittergekoppelten Logik (ECL) verfertigt zu werden, aber vor 1984 hat Technologie des Ergänzungsmetalloxydhalbleiters (CMOS) eine Zunahme im Niveau der Stromkreis-Integration gewährt, während sie mit dem Transistorlogikleistung verbessert hat.

Das Projekt von Amerika

1985 hat die Forschung über eine zweite Generation RISC Architektur an IBM Thomas J angefangen. Forschungszentrum von Watson, die "Architektur von AMERIKA" erzeugend; 1986 hat IBM Austin angefangen, die RS/6000 Reihe zu entwickeln, die auf dieser Architektur gestützt ist.

Das Projekt von Bellatrix

Einmal in den Jahren 1986-89 wurde das Projekt von Bellatrix mit der Proposition angefangen, die Architektur von Amerika als die Basis für eine allgemeine Architektur zu verwenden, die OS/390 für Großrechner-Anwendungen, OS/400 für den Mehrverarbeiter-Server transactional Verarbeitung und AIX für wissenschaftliche Anwendungen veranstalten konnte.

Einmal zwischen den Jahren 1990-95 wurde das Projekt allzu ehrgeizig betrachtet und wurde annulliert.

MACHT

Im Februar 1990 wurden die ersten Computer von IBM, um die MACHT-Architektur ("Leistung zu vereinigen, die Mit Erhöhtem RISC" optimiert ist), das RISC "System/6000" oder RS/6000 genannt. Diese RS/6000 Computer wurden in zwei Klassen, Arbeitsplätze und Server geteilt, und folglich als das Kraftwerk und POWERserver eingeführt. Die RS/6000 Zentraleinheit hatte 2 Konfigurationen, genannt den "RIOS-1" und "RIOS.9" (oder allgemeiner die "POWER1" Zentraleinheit). Eine RIOS-1 Konfiguration hatte insgesamt 10 getrennte Chips - ein Instruktionsspan des geheimen Lagers, Span des festen Punkts, Schwimmpunkt-Span, 4 Datenchips des geheimen Lagers, Lagerungskontrollspan, Chips des Eingangs/Produktion und ein Uhr-Span. Tiefer Kosten hatte RIOS.9 Konfiguration 8 getrennte Chips - ein Instruktionsspan des geheimen Lagers, Span des festen Punkts, Schwimmpunkt-Span, 2 Datenchips des geheimen Lagers, Lagerungskontrollspan, Span des Eingangs/Produktion und ein Uhr-Span.

Eine Einchipdurchführung von RIOS, RSC (für "RISC Einzelner Span"), wurde für den RS/6000'S des niedrigeren Endes entwickelt; die ersten Maschinen mit RSC wurden 1992 veröffentlicht.

Das Projekt von Amazonas

1990 wurde das Projekt von Amazonas angefangen, um eine allgemeine Architektur zu schaffen, die sowohl AIX als auch OS/400 veranstalten würde. WEIL/400 entwarf die Technikmannschaft an IBM einen RISC Befehlssatz, um den CISC Befehlssatz des vorhandenen ALS/400 Computer zu ersetzen. Ihr ursprüngliches Design war eine Variante des vorhandenen "IMPI" Befehlssatzes, der zu 64 Bit erweitert ist und einige RISC Instruktionen gegeben ist, die mehr rechenbetont intensiven kommerziellen Anwendungen zu beschleunigen, die auf AS/400s gestellt wurden. Management von IBM hat gewollt, dass sie PowerPC verwendet haben, aber sie haben sich widersetzt, behauptend, dass das vorhandene 32/64-bit Befehlssatz von PowerPC keinen lebensfähigen Übergang für die OS/400 Software ermöglichen würde, und dass der vorhandene Befehlssatz Erweiterungen für die kommerziellen Anwendungen auf ALS/400 verlangt hat. Schließlich wurde eine Erweiterung auf den Befehlssatz von PowerPC, genannt "den Amazonas", entwickelt.

Zur gleichen Zeit breiteten die RS/6000 Entwickler ihr Erzeugnis weit gehend aus, um Systeme einzuschließen, die von Arbeitsplätzen des niedrigen Endes, zum Großrechner SMP mit dem Mitbewerber große Unternehmenssysteme, zum gruppierten RS/6000-SP2 Superrechensysteme abgemessen haben. In der ZIEL-Verbindung entwickelte Verarbeiter von PowerPC haben dem niedrigen Ende RISC Arbeitsplatz und kleiner Server-Raum gut angepasst. Aber Großrechner und große gruppierte Superrechensysteme haben mehr Leistung und Zuverlässigkeit, Verfügbarkeit und Brauchbarkeitseigenschaften verlangt als für den Apple Power Macs entworfene Verarbeiter. Vielfache Verarbeiter-Designs waren erforderlich, gleichzeitig den Anforderungen des kosteneingestellten Apple Power Mac, Hochleistungs- und RAS RS/6000 Systeme, und ALS/400 der Übergang zu PowerPC zu entsprechen.

Der Amazonas wurde erweitert, um jene Eigenschaften ebenso zu unterstützen, so dass Verarbeiter für den Gebrauch sowohl am hohen Ende RS/6000 als auch ALS/400 Maschinen entworfen werden konnten.

Das Projekt, den ersten derartigen Verarbeiter zu entwickeln, war "Bellatrix" (der Name eines Sterns in der Konstellation von Orion, auch genannt den "Stern von Amazonas"). Das Projekt von Bellatrix war in seinem durchdringenden Gebrauch von zeitlich selbstfestgelegten äußerst ehrgeizig, & Puls hat Stromkreise und die EDA Werkzeuge gestützt, die erforderlich sind, diese Designstrategie zu unterstützen, und wurde schließlich begrenzt. Um technischen Arbeitsplatz, Supercomputer und Technik/wissenschaftliche Märkte zu richten, hat IBM Austin (das Haus des RS/6000s) dann angefangen, eine Zeit zum Markt Einchipversion des Power2 (P2SC) in der Parallele mit der Entwicklung eines hoch entwickelten 64-Bit-Verarbeiters von PowerPC mit den POWER2 Erweiterungen und dem Zwilling hoch entwickelter MAF zu entwickeln, der Punkt-Einheiten (der POWER3/630) schwimmen lässt. Um RS/6000 kommerzielle Anwendungen und ALS/400 Systeme zu richten, hat IBM Rochester (das Haus des AS/400s) angefangen, das erste vom hohen Ende 64 Bit Verarbeiter von PowerPC mit ALS/400 Erweiterungen zu entwickeln, und IBM Endicott hat angefangen, ein niedriges Ende Einchipverarbeiter von PowerPC mit ALS/400 Erweiterungen zu entwickeln.

POWER2

IBM hat die POWER2 Verarbeiter-Anstrengung als ein Nachfolger des POWER1 zwei Jahre vor der Entwicklung der Apple/IBM/Motorola 1991-Verbindung in Austin, Texas angefangen. Trotz des zusammenpresset durch die Ablenkung von Mitteln zu springen fangen die Apple/IBM/Motorola Anstrengung an, der POWER2 hat fünf Jahre vom Anfang bis Systemsendung genommen. Durch das Hinzufügen einer zweiten Einheit des festen Punkts, einer zweiten Schwimmpunkt-Einheit und anderer Leistungserhöhungen zum Design, hatte der POWER2 Führungsleistung, als es im November 1993 bekannt gegeben wurde.

Neue Instruktionen wurden auch zum Befehlssatz hinzugefügt:

• Viererkabelwort-Lagerungsinstruktionen. Die Viererkabelwort-Ladeanweisung bewegt zwei angrenzende Werte der doppelten Genauigkeit in zwei angrenzende Schwimmpunkt-Register.
• Hardware-Quadratwurzel-Instruktion.
• Schwimmpunkt zu Umwandlungsinstruktionen der ganzen Zahl.

Um den RS/6000 und RS/6000 SP2 Erzeugnisse 1996 zu unterstützen, hatte IBM sein eigenes Designmannschaft-Werkzeug eine Einchipversion von POWER2, der P2SC ("POWER2 Superspan") außerhalb der Apple/IBM/Motorola Verbindung im fortgeschrittensten und dichten CMOS-6S-Prozess von IBM. P2SC hat das ganze getrennte POWER2 geheime Instruktionslager, befestigten Punkt verbunden, Punkt, Lagerungskontrolle schwimmen lassend, und Datenchips des geheimen Lagers auf einen riesigen sterben. Zur Zeit seiner Einführung war P2SC der größte und höchste Transistor-Verarbeiter der Zählung in der Industrie. Trotz der Herausforderung seiner Größe, Kompliziertheit und fortgeschrittenen CMOS-Prozesses, ist die erste Version des Bandes des Verarbeiters im Stande gewesen, verladen zu werden, und es hatte Führung, die Punkt-Leistung zurzeit schwimmen lässt, es wurde bekannt gegeben. P2SC war der Verarbeiter, der im 1997-Schach von IBM Deep Blue das Spielen des Supercomputers verwendet ist, die den Schachgroßmeister Garry Kasparov prügeln. Mit seinem Zwilling hoch entwickelter MAF, der Punkt-Einheiten und riesige breite und niedrige Latenz-Speicherschnittstellen schwimmen lässt, wurde P2SC in erster Linie an wissenschaftlichen und Technikanwendungen ins Visier genommen. P2SC wurde schließlich durch den POWER3 nachgefolgt, der 64 Bit, SMP Fähigkeit und ein voller Übergang zu PowerPC zusätzlich zum P2SC's hoch entwickelten Zwilling MAF eingeschlossen hat, der Punkt-Einheiten schwimmen lässt.

PowerPC

An einem Punkt 1991 hat sich Apple Computer dafür entschieden, ihre 68000-basierte Software und Hardware zur folgenden Generation von Motorola 88xxx Reihe-Mikroprozessor nicht abzuwandern. Bald danach hat Apfel, als einer der größten Kunden von Motorola von Tischklasse-Mikroprozessoren, Motorola gebeten, sich den Diskussionen wegen ihrer langen Beziehung, ihrer umfassenderen Erfahrung mit der Herstellung von Großserienmikroprozessoren anzuschließen als IBM, und als eine zweite Quelle für die Mikroprozessoren zu dienen. Diese dreiseitige Kollaboration, die in Austin, Texas gestützt ist, ist bekannt als die ZIEL-Verbindung, für den Apfel, IBM, Motorola geworden.

Nach zwei Jahren der Entwicklung wurde die resultierende Architektur von PowerPC 1993 eingeführt. Eine modifizierte Version der RSC Architektur, PowerPC hat hinzugefügt, dass einfache Präzision, die Punkt-Instruktionen und General Register-zu-Register schwimmen lässt, multipliziert und Instruktionen teilt, und einige MACHT-Eigenschaften solcher entfernt hat, als die spezialisierten multiplizieren und Instruktionen mit dem MQ-Register teilen. Es hat auch eine 64-Bit-Version der Architektur und Unterstützung für SMP hinzugefügt.

POWER3

IBM hat den POWER3 Verarbeiter 1998 eingeführt. Es hat den 64-Bit-Befehlssatz von PowerPC einschließlich aller fakultativen Instruktionen des ISA (zurzeit) durchgeführt. Alle nachfolgenden MACHT-Verarbeiter haben vollen 64-Bit-PowerPC und MACHT-Befehlssätze durchgeführt, so dass es nicht mehr irgendwelche Verarbeiter von IBM gab, die nur MACHT oder nur POWER2 durchgeführt haben.

POWER4

IBM hat den POWER4 Verarbeiter, das erste in der GIGA-Reihe 2001 eingeführt. Wie der POWER3 war es ein voller 64-Bit-Verarbeiter, den vollen 64-Bit-Befehlssatz von PowerPC durchführend; es hatte auch ALS/400 Erweiterungen, und wurde sowohl in RS/6000 als auch ALS/400 Systeme verwendet, sowohl POWER3 als auch in die RS64 Verarbeiter ersetzend. Es gab eine neue ISA-Ausgabe an diesem Punkt genannt PowerPC 2.00 ISA, die einige Erweiterungen auf den ISA wie eine Version von mfcr hinzugefügt haben, der auch ein Feldargument genommen hat.

POWER5

IBM hat den POWER5 Verarbeiter 2004 eingeführt. Es ist ein Doppelkernverarbeiter mit der Unterstützung für die gleichzeitige Nebenläufigkeit mit zwei Fäden, so führt es 4 logische Verarbeiter durch. Mit der Virtuellen Vektor-Architektur können mehrere POWER5 Verarbeiter zusammen als ein Vektor-Verarbeiter handeln. Der POWER5 hat mehr Instruktionen zum ISA hinzugefügt.

Der POWER5 + hat noch mehr Instruktionen hinzugefügt, den ISA zur Version 2.02 bringend.

POWER6

POWER6 wurde am 21. Mai 2007 bekannt gegeben. Es fügt VMX zur MACHT-Reihe hinzu. Es stellt auch die zweite Generation von IBM ViVA, VIVA 2 vor. Es ist ein Doppelkerndesign, 5.0 GHz an 65 nm erreichend. Es hat sehr fortgeschrittene Zwischenspan-Nachrichtentechnologie. Sein Macht-Verbrauch ist fast dasselbe als das Vorangehen POWER5, während er verdoppelte Leistung anbietet.

POWER7

POWER7 wurde im Februar 2010 veröffentlicht und war eine wesentliche Evolution vom POWER6 Design, sich mehr auf die Macht-Leistungsfähigkeit durch vielfache Kerne und gleichzeitige Nebenläufigkeit konzentrierend.

Während der POWER6 einen Doppelkernverarbeiter, jeder zeigt, der zur gleichzeitigen Zweiwegenebenläufigkeit (SMT) fähig ist, hat der Verarbeiter von IBM POWER7 acht Kerne und vier Fäden pro Kern für eine Gesamtkapazität von 32 gleichzeitigen Fäden. Sein Macht-Verbrauch ist dem Vorangehen POWER6 ähnlich, während er die Zahl von Kernen mit jedem Kern vervierfacht, der höher Leistung hat.

POWER8

Der zukünftige Nachfolger von POWER7 zurzeit unter der Entwicklung damit konzentriert sich auf verbesserten SMT, Zuverlässigkeit, größere geheime Lager, Gaspedale und mehr Kerne. Darauf wird auf einem 22 Nm-Prozess zu einem unbekannten Datum gebaut.

Die Architektur

Das MACHT-Design wird direkt von der früheren 801 Zentraleinheit, weit betrachtet hinuntergestiegen, das erste wahre RISC Verarbeiter-Design zu sein. Die 801 wurden in mehreren Anwendungen innerhalb der Hardware von IBM verwendet.

In ungefähr derselben Zeit wurde der PC/RT veröffentlicht, IBM hat das Projekt von Amerika angefangen, um die stärkste Zentraleinheit auf dem Markt zu entwerfen. Sie haben sich in erster Linie für das Befestigen von zwei Problemen im 801 Design interessiert:

• Die 801 haben alle Instruktionen verlangt, in einem Uhr-Zyklus zu vollenden, der ausgeschlossen hat, Punkt-Instruktionen schwimmen zu lassen.
• Obwohl der Decoder pipelined als eine Nebenwirkung dieser Operationen des einzelnen Zyklus war, haben sie Superskalareffekten nicht verwendet.

Das Schwimmen des Punkts ist ein Fokus für das Projekt von Amerika geworden, und IBM ist im Stande gewesen, neue Algorithmen entwickelt am Anfang der 1980er Jahre zu verwenden, die 64-Bit-doppelte Genauigkeit unterstützen konnten, multipliziert und teilt sich in einem einzelnen Zyklus. Der FPU Teil des Designs war vom Instruktionsdecoder und den Teilen der ganzen Zahl getrennt, dem Decoder erlaubend, Instruktionen sowohl an den FPU als auch an ALU (ganze Zahl) Ausführungseinheiten zur gleichen Zeit zu senden. IBM hat das mit einem komplizierten Instruktionsdecoder ergänzt, der eine Instruktion herbeiholen konnte, einen anderen decodierend, und einen an den ALU und FPU zur gleichen Zeit sendend, auf eines der ersten Superskalarzentraleinheitsdesigns im Gebrauch hinauslaufend.

Das System hat 32 32-Bit-Register der ganzen Zahl und weitere 32 64 Bit verwendet, die Punkt-Register, jeden in ihrer eigenen Einheit schwimmen lassen. Die Zweigeinheit hat auch mehrere "private" Register für seinen eigenen Gebrauch einschließlich des Programm-Schalters eingeschlossen.

Eine andere interessante Eigenschaft der Architektur ist ein virtuelles Adresssystem, das alle Adressen in einen 52-Bit-Raum kartografisch darstellt. Auf diese Weise können Anwendungen Gedächtnis in einem "flachen" 32-Bit-Raum teilen, und alle Programme können verschiedene Blöcke von 32 Bit jeder haben.

• IBM Journal von Forschung und Entwicklung, Band 34, Ausgabe 1 (1990) - Verarbeiter-Problem von IBM RISC System/6000.

• - gibt mehr Information über POWER1, POWER2 und POWER3

Außenverbindungen

• Linux auf der Macht
• Linux auf der Macht-Unterstützung
• Linux auf der Macht WIKI
• Wöchentliche Zeitschrift von IBM Power Architecture (Wirksam am 31. März 2011 das Zellbreitband ist das Motorquellenzentrum auf developerWorks nicht mehr verfügbar)
• Power.org
• Macht-Admin.org
• MACHT zu den Leuten - eine Geschichte von IBM der MACHT und PowerPC
• Wenn ist PowerPC nicht PowerPC? - Geschichte der MACHT-Architektur durch Frank Soltis
• Abwandernde Quellprogramme
• Treffen Sie die Experten: John McCalpin - interessante Diskussion über power5 und außer
• 27 Jahre von IBM RISC