Gleichzeitiges dynamisches zufälliges Zugriffsgedächtnis (SDRAM) ist dynamisches zufälliges Zugriffsgedächtnis (DRAM), das mit dem Systembus synchronisiert wird. Klassischer SCHLUCK hat eine asynchrone Schnittstelle, was bedeutet, dass er so schnell antwortet wie möglich auf Änderungen in Kontrolleingängen. SDRAM hat eine gleichzeitige Schnittstelle, bedeutend, dass er auf ein Uhr-Signal vor der Reaktion wartet, um Eingänge zu kontrollieren, und deshalb mit dem Systembus des Computers synchronisiert wird. Die Uhr wird verwendet, um eine innere Zustandsmaschine das Rohrleitungen eingehende Befehle zu steuern. Das erlaubt dem Span, ein komplizierteres Muster der Operation zu haben als ein asynchroner SCHLUCK, höhere Geschwindigkeiten ermöglichend.

Pipelining meint, dass der Span einen neuen Befehl akzeptieren kann, bevor es beendet hat, das vorherige zu bearbeiten. In einem pipelined schreiben, dem schreiben Befehl kann von einem anderen Befehl sofort gefolgt werden, ohne auf die der Speicherreihe zu schreibenden Daten zu warten. In einem gelesenen pipelined erscheinen die gebetenen Daten nach einer festgelegten Zahl von Uhr-Zyklen nach dem gelesenen Befehl (Latenz), Uhr-Zyklen, während deren zusätzliche Befehle gesandt werden können. (Diese Verzögerung wird die Latenz genannt und ist ein wichtiger Leistungsparameter, um in Betracht zu ziehen, wenn man SDRAM für einen Computer kauft.)

SDRAM wird in Computern weit verwendet; vom ursprünglichen SDRAM, den weiteren Generationen von DDR (oder DDR1) und dann sind DDR2 und DDR3 in den Massenmarkt mit DDR4 eingegangen zurzeit entworfen und haben vorausgesehen, um 2015 verfügbar zu sein.

SDRAM Geschichte

Obwohl das Konzept des gleichzeitigen SCHLUCKS seitdem mindestens die 1970er Jahre bekannt gewesen ist und mit frühen Verarbeitern von Intel verwendet wurde, war es nur 1993, dass SDRAM seinen Pfad zur universalen Annahme in der Elektronikindustrie begonnen hat. 1993 hat Samsung seinen KM48SL2000 gleichzeitigen SCHLUCK, und vor 2000 eingeführt, SDRAM hatte eigentlich alle anderen Typen des SCHLUCKS in modernen Computern wegen seiner größeren Leistung ersetzt.

SDRAM Latenz ist nicht von Natur aus tiefer (schneller) als asynchroner SCHLUCK. Tatsächlich war früher SDRAM etwas langsamer als gleichzeitiges Platzen EDO SCHLUCK wegen der zusätzlichen Logik. Die Vorteile der inneren Pufferung von SDRAM kommen aus seiner Fähigkeit, Operationen zu vielfachen Banken des Gedächtnisses durchzuschießen, dadurch wirksame Bandbreite vergrößernd.

Heute eigentlich wird der ganze SDRAM in Übereinstimmung mit Standards verfertigt, die durch JEDEC, eine Elektronikindustrie-Vereinigung gegründet sind, die offene Standards annimmt, um Zwischenfunktionsfähigkeit von elektronischen Bestandteilen zu erleichtern. JEDEC hat formell seinen ersten SDRAM Standard 1993 angenommen und hat nachher andere SDRAM Standards, einschließlich derjenigen für DDR, DDR2 und DDR3 SDRAM angenommen.

SDRAM ist auch in eingetragenen Varianten für Systeme verfügbar, die größere Skalierbarkeit wie Server und Arbeitsplätze verlangen.

, 168-Nadeln-SDRAM DIMMs werden in neuen PC-Systemen nicht verwendet, und DDR 184-Nadeln-Gedächtnis ist größtenteils ersetzt worden. DDR2 SDRAM ist der allgemeinste Typ, der mit neuen PCs verwendet ist, und DDR3 Hauptplatinen und Gedächtnis sind weit verfügbar, und weniger teuer als noch populäre DDR2 Produkte.

Heute schließen die größten Hersteller in der Welt von SDRAM ein: Samsung Electronics, Panasonic, Mikron-Technologie und Hynix.

SDRAM Timing

Es gibt mehrere Grenzen auf der SCHLUCK-Leistung. Meiste bemerkt sind die gelesene Zykluszeit, die Zeit zwischen aufeinander folgenden gelesenen Operationen zu einer offenen Reihe. Diese Zeit, die von 10 ns für 100-MHz-SDRAM zu 5 ns für DDR-400 vermindert ist, aber ist relativ unverändert durch DDR2-800 und DDR3-1600 Generationen geblieben. Jedoch, durch das Funktionieren des Schnittstelle-Schaltsystemes an zunehmend höheren Vielfachen der grundsätzlichen gelesenen Rate, hat die erreichbare Bandbreite schnell zugenommen.

Eine andere Grenze ist die CAS Latenz, die Zeit zwischen Versorgung einer Säulenadresse und Empfang der entsprechenden Daten. Wieder ist das relativ unveränderlich an 10-15 ns durch die letzten paar Generationen von DDR SDRAM geblieben.

In der Operation ist CAS Latenz eine spezifische Zahl von Uhr-Zyklen, die ins Weise-Register des SDRAM programmiert sind und vom SCHLUCK-Kontrolleur erwartet sind. Jeder Wert kann programmiert werden, aber der SDRAM wird richtig nicht funktionieren, wenn es zu niedrig ist. An höheren Uhr-Raten nimmt die nützliche CAS Latenz in Uhr-Zyklen natürlich zu. 10-15 ns sind 2-3 Zyklen (CL2-3) der 200-MHz-Uhr von DDR-400 SDRAM, CL4-6 für DDR2-800 und CL8-12 für DDR3-1600. Langsamere Uhr-Zyklen werden niedrigere Zahlen von CAS Latenz-Zyklen natürlich erlauben.

SDRAM Module haben ihre eigenen Timing-Spezifizierungen, die langsamer sein können als diejenigen der Chips auf dem Modul. Als SDRAM 100-MHz-Chips zuerst erschienen sind, haben einige Hersteller "100-MHz-"-Module verkauft, die an dieser Uhr-Rate nicht zuverlässig funktionieren konnten. Als Antwort hat Intel den PC100 Standard veröffentlicht, der Voraussetzungen und Richtlinien entwirft, für ein Speichermodul zu erzeugen, das zuverlässig an 100 MHz funktionieren kann. Dieser Standard war weit einflussreich, und der Begriff "PC100" ist schnell ein allgemeiner Bezeichner für SDRAM 100-MHz-Module geworden, und Module werden jetzt mit "dem PC"-prefixed Zahlen allgemein benannt (PC66, PC100 oder PC133 - obwohl sich die wirkliche Bedeutung der Zahlen geändert hat).

SDR SDRAM

Ursprünglich einfach bekannt als SDRAM einzelne Datenrate kann SDRAM einen Befehl akzeptieren und ein Wort von Daten pro Uhr-Zyklus übertragen. Typische Uhr-Frequenzen sind 100 und 133 MHZ. Chips werden mit einer Vielfalt von Datenbusgrößen gemacht (meistens 4, 8 oder 16 Bit), aber Chips werden allgemein in 168-Nadeln-DIMMs gesammelt, die lesen oder 64 (non-ECC) oder 72 (ECC) Bit auf einmal schreiben.

Der Gebrauch des Datenbusses ist kompliziert und verlangt so einen komplizierten SCHLUCK-Kontrolleur-Stromkreis. Das ist, weil dem SCHLUCK geschriebene Daten in demselben Zyklus wie der schreiben Befehl präsentiert werden müssen, aber lesen, erzeugen Produktion 2 oder 3 Zyklen nach dem gelesenen Befehl. Der SCHLUCK-Kontrolleur muss sicherstellen, dass der Datenbus für einen gelesenen und ein Schreiben zur gleichen Zeit nie erforderlich ist.

Typische SDR SDRAM Uhr-Raten sind 66, 100, und 133 MHz (Perioden 15, 10, und 7.5 ns). Uhr-Raten bis zu 150 MHz waren für Leistungsanhänger verfügbar.

SDRAM kontrollieren Signale

Alle Befehle werden hinsichtlich des steigenden Randes eines Uhr-Signals zeitlich festgelegt. Zusätzlich zur Uhr gibt es 6 Kontrollsignale, größtenteils aktiv niedrig, die am steigenden Rand der Uhr probiert werden:

• CKE Uhr Ermöglicht. Wenn dieses Signal niedrig ist, benimmt sich der Span, als ob die Uhr angehalten hat. Keine Befehle werden interpretiert, und Befehl-Latenzzeiten vergehen nicht. Der Staat anderer Kontrolllinien ist nicht wichtig. Die Wirkung dieses Signals wird wirklich durch einen Uhr-Zyklus verzögert. D. h. der aktuelle Uhr-Zyklus-Erlös wie gewöhnlich, aber der folgende Uhr-Zyklus, wird abgesehen von der Prüfung des CKE-Eingangs wieder ignoriert. Normale Operationen nehmen am steigenden Rand der Uhr nach derjenigen die Tätigkeit wieder auf, wo CKE hoch probiert wird. Stellen Sie einen anderen Weg, alle anderen Span-Operationen werden hinsichtlich des steigenden Randes einer maskierten Uhr zeitlich festgelegt. Die maskierte Uhr ist das logische UND der Eingangsuhr und des Staates des CKE-Signals während des vorherigen steigenden Randes der Eingangsuhr.
• /CS Chip-Auswahl. Wenn dieses Signal hoch ist, ignoriert der Span alle anderen Eingänge (abgesehen von CKE) und handelt, als ob ein NOP-Befehl erhalten wird.
• DQM Datenmaske. (Der Brief Q erscheint, weil, im Anschluss an die Digitallogikvereinbarung, die Datenlinien als "DQ" Linien bekannt sind.), Wenn hoch diese Signale Dateneingabe/Ausgabe unterdrücken. Wenn das Begleiten Daten schreibt, die Daten wird dem SCHLUCK nicht wirklich geschrieben. Wenn behauptet, hoch zwei Zyklen vor einem gelesenen Zyklus, die gelesenen Daten sind nicht Produktion vom Span. Es gibt eine DQM Linie pro 8 Bit auf einem x16 Speicherspan oder DIMM.
• /RAS-Reihe-Adressröhrenblitz. Trotz des Namens ist das nicht ein Röhrenblitz, aber eher einfach hat ein Befehl gebissen. Zusammen mit/CAS und / WIR wählt das einen von 8 Befehlen aus.
• /CAS-Säulenadressröhrenblitz. Trotz des Namens ist das nicht ein Röhrenblitz, aber eher einfach hat ein Befehl gebissen. Zusammen mit/RAS und / WIR wählt das einen von 8 Befehlen aus.
• /WE Schreiben Sie ermöglichen. Zusammen mit/RAS und/CAS wählt das einen von 8 Befehlen aus. Das unterscheidet allgemein gelesene Befehle davon schreiben Befehle.

SDRAM Geräte werden innerlich in 2 oder 4 unabhängige innere Datenbanken geteilt. Ein oder zwei Bankadresseingänge (BA0 und BA1) ausgesucht, die einen Befehl bei einer Bank hinterlegen, werden dazu geleitet.

Viele Befehle verwenden auch eine auf den Adresseingangsnadeln präsentierte Adresse. Einige Befehle, die entweder keine Adresse verwenden, oder eine Säulenadresse präsentieren, verwenden auch A10, um Varianten auszuwählen.

Die verstandenen Befehle sind wie folgt:

Die verschiedenen DDRx SDRAM Standards verwenden im Wesentlichen dieselben Befehle mit geringen Hinzufügungen. Zusätzliche Weise-Register sind mit den Bankadressbit bemerkenswert, und ein drittes Bankadressbit wird hinzugefügt.

SDRAM Operation

512 Mb SDRAM DIMM (der 512 MiB = = 536,870,912 Bytes genau enthält) könnten aus 8 oder 9 SDRAM Chips, jeder gemacht werden, 512 Mbit der Lagerung, und jede beitragenden 8 Bit zu den 64-des DIMM oder 72-Bit-Breite enthaltend. Typische 512 Mbit SDRAM Span enthalten innerlich 4 unabhängige 16-Megabyte-Speicherbanken. Jede Bank ist eine Reihe von 8,192 Reihen von 16,384 Bit jeder. Eine Bank ist entweder müßig, aktiv, oder sich von einem bis den anderen ändernd.

Der Aktive Befehl aktiviert eine müßige Bank. Es präsentiert eine 2-Bit-Bankadresse (BA0 BA1) und eine 13-Bit-Reihe-Adresse (A0 A12), und verursacht eine gelesene von dieser Reihe in die Reihe der Bank aller 16,384 Säulenleseverstärker. Das ist auch bekannt als "Öffnung" der Reihe. Diese Operation hat die Nebenwirkung, die dynamischen (kapazitiven) Speicherakkumulatoren dieser Reihe zu erfrischen.

Sobald die Reihe aktiviert oder, Read "geöffnet" worden "ist" und Schreibt, dass Befehle zu dieser Reihe möglich sind. Aktivierung verlangt eine minimale Zeitdauer, genannt die Verzögerung der Reihe zur Säule oder t, bevor liest oder ihm schreibt, kann vorkommen. Dieses Mal, zusammengetrieben zum folgenden Vielfache der Uhr-Periode, gibt an, dass die minimale Zahl dessen auf Zyklen zwischen einem Aktiven Befehl und einem Read wartet oder Befehl Schreibt. Während dieser warten auf Zyklen, zusätzliche Befehle können an andere Banken gesandt werden; weil jede Bank völlig unabhängig funktioniert.

Beide Gelesen und Schreiben, dass Befehle eine Säulenadresse verlangen. Weil jeder Span auf 8 Bit von Daten auf einmal zugreift, gibt es 2048 mögliche Säulenadressen, die so nur 11 Adresslinien (A0 A9, A11) verlangen.

Wenn ein Gelesener Befehl ausgegeben wird, wird der SDRAM die entsprechenden Produktionsdaten auf den DQ Linien rechtzeitig für den steigenden Rand der Uhr 2 oder 3 Uhr-Zyklen später (abhängig von konfigurierter CAS Latenz) erzeugen. Nachfolgende Wörter des Platzens werden rechtzeitig für nachfolgende steigende Uhr-Ränder erzeugt.

Ein Schreiben Befehl wird durch die Daten begleitet, die vorangetrieben den DQ Linien während desselben steigenden Uhr-Randes zu schreiben sind. Es ist die Aufgabe des Speicherkontrolleurs sicherzustellen, dass der SDRAM gelesene Daten zu den DQ Linien zur gleichen Zeit nicht vorantreibt, dass es fahren muss, schreiben Daten auf jenen Linien. Das kann durch das Warten getan werden, bis ein gelesenes Platzen, durch das Begrenzen eines gelesenen Platzens, oder durch das Verwenden der DQM-Kontrolllinie fertig gewesen ist.

Wenn der Speicherkontrolleur auf eine verschiedene Reihe zugreifen muss, muss sie zuerst die Leseverstärker dieser Bank in einen Ruhezustand, bereit zurückgeben, die folgende Reihe zu fühlen. Das ist als eine "Voranklage"-Operation oder "das Schließen" der Reihe bekannt. Einer Voranklage kann ausführlich befohlen werden, oder sie kann automatisch am Beschluss eines gelesenen durchgeführt werden oder Operation schreiben. Wieder gibt es eine minimale Zeit, die Reihe-Voranklage-Verzögerung, t, der vergehen muss, bevor diese Bank völlig müßig ist und es erhalten kann, aktiviert ein anderer Befehl.

Obwohl das Erneuern einer Reihe eine automatische Nebenwirkung des Aktivierens davon ist, gibt es eine minimale Zeit dafür, um zu geschehen, der eine minimale Reihe-Zugriffszeit t Verzögerung zwischen einem Aktiven Befehl verlangt, der eine Reihe und dem entsprechenden Voranklage-Befehl öffnet, der es schließt. Diese Grenze wird gewöhnlich durch den gelesenen gewünschten übergeragt, und schreiben Sie Befehle der Reihe, so hat sein Wert wenig Wirkung auf die typische Leistung.

Befehl-Wechselwirkungen

Kein Operationsbefehl wird immer erlaubt.

Der Lademodus-Register-Befehl verlangt, dass alle Banken, und eine Verzögerung später für die Änderungen müßig sind, um zu wirken.

Das Auto erfrischt Befehl auch verlangt, dass alle Banken müßig sind, und eine erfrischen Zykluszeit t nimmt, um den Span in den Ruhezustand zurückzugeben. (Dieses Mal ist gewöhnlich t+t gleich.)

Der einzige weitere Befehl, der auf einer müßigen Bank erlaubt wird, ist der aktive Befehl. Das, nimmt wie oben erwähnt, t, bevor die Reihe völlig offen ist und gelesen akzeptieren und Befehle schreiben kann.

Wenn eine Bank offen ist, gibt es vier erlaubte Befehle: Lesen Sie, schreiben Sie, platzen Sie begrenzt, und Voranklage. Lesen Sie und schreiben Sie, dass Befehle Brüche beginnen, die durch folgende Befehle unterbrochen werden können.

Das Unterbrechen eines gelesenen Platzens

Ein gelesener, Platzen begrenzt, oder Voranklage-Befehl kann jederzeit nach einem gelesenen Befehl ausgegeben werden, und wird das gelesene Platzen nach der konfigurierten CAS Latenz unterbrechen. So, wenn ein gelesener Befehl auf dem Zyklus 0 ausgegeben wird, wird ein anderer gelesener Befehl auf dem Zyklus 2 ausgegeben, und die CAS Latenz ist 3, dann wird der erste gelesene Befehl beginnen, Daten während Zyklen 3 und 4 zu sprengen, dann werden die Ergebnisse vom zweiten gelesenen Befehl beginnend mit dem Zyklus 5 scheinen.

Wenn der Befehl, der auf dem Zyklus 2 ausgegeben ist, begrenzt, oder eine Voranklage der aktiven Bank gesprengt würde, dann würde keine Produktion während des Zyklus 5 erzeugt.

Obwohl das gelesene Unterbrechen zu jeder aktiven Bank sein kann, wird ein Voranklage-Befehl nur das gelesene Platzen unterbrechen, wenn es zu derselben Bank oder allen Banken ist; ein Voranklage-Befehl zu einer verschiedenen Bank wird kein gelesenes Platzen unterbrechen.

Ein gelesenes Platzen durch einen schreiben Befehl zu unterbrechen, ist möglich, aber schwieriger. Es kann getan werden, wenn das DQM-Signal verwendet wird, um Produktion vom SDRAM zu unterdrücken, so dass der Speicherkontrolleur Daten über die DQ Linien zum SDRAM rechtzeitig für die schreiben Operation steuern kann. Weil die Effekten von DQM auf gelesenen Daten durch 2 Zyklen verzögert werden, aber die Effekten von DQM darauf schreiben, dass Daten unmittelbar sind, muss DQM erhoben werden (um die gelesenen Daten zu maskieren) Anfang von mindestens zwei Zyklen schreibt vorher Befehl, aber muss für den Zyklus des schreiben Befehls gesenkt werden (das Annehmen, dass Sie den schreiben Befehl wollen, eine Wirkung zu haben).

Das Tun davon in nur zwei Uhr-Zyklen verlangt sorgfältige Koordination zwischen der Zeit, die der SDRAM bringt, um seine Produktion an einem Uhr-Rand und die Zeit abzudrehen, müssen die Daten, wie eingegeben, dem SDRAM für das Schreiben über den folgenden Uhr-Rand geliefert werden. Wenn die Uhr-Frequenz zu hoch ist, um ausreichende Zeit zu erlauben, können drei Zyklen erforderlich sein.

Wenn der gelesene Befehl Autovoranklage einschließt, beginnt die Voranklage denselben Zyklus wie der Unterbrechen-Befehl.

SDRAM Platzen-Einrichtung

Ein moderner Mikroprozessor mit einem geheimen Lager wird allgemein auf Gedächtnis in Einheiten von Linien des geheimen Lagers zugreifen. Eine 64-Byte-Linie des geheimen Lagers zu übertragen, verlangt 8 Konsekutivzugänge zu einem 64-Bit-DIMM, der alles durch eine Single gelesen ausgelöst werden oder Befehl durch das Konfigurieren der SDRAM Chips, das Verwenden des Weise-Registers schreiben kann, um 8-Wörter-Brüche durchzuführen.

Ein Linienabruf des geheimen Lagers wird normalerweise durch einen gelesenen von einer besonderen Adresse ausgelöst, und SDRAM erlaubt dem "kritischen Wort" der Linie des geheimen Lagers, zuerst übertragen zu werden. ("Wort" hier bezieht sich auf die Breite des SDRAM Spans oder DIMM, der 64 Bit für einen typischen DIMM ist.) SDRAM Chips unterstützen zwei mögliche Vereinbarung für die Einrichtung der restlichen Wörter in der Linie des geheimen Lagers.

Brüche greifen immer auf einen ausgerichteten Block von ZWEISEITIGEN Konsekutivwörtern zu, die auf einem Vielfache des FASSES beginnen. Also, zum Beispiel wird ein 4-Wörter-Platzen-Zugang zu jeder Säulenadresse von 4 bis 7 Wörter 4 7 zurückgeben. Die Einrichtung hängt jedoch von der gebetenen Adresse und der konfigurierten Platzen-Typ-Auswahl ab: folgend oder durchgeschossen. Gewöhnlich wird ein Speicherkontrolleur ein oder der andere verlangen.

Wenn die Platzen-Länge 1 oder 2 ist, ist der Platzen-Typ nicht von Bedeutung. Für eine Platzen-Länge 1 ist das gebetene Wort das einzige zugegriffene Wort. Für eine Platzen-Länge 2 wird auf das gebetene Wort zuerst zugegriffen, und auf das andere Wort im ausgerichteten Block wird zweit zugegriffen. Das ist das folgende Wort, wenn sogar Adresse, und das vorherige Wort angegeben wurde, wenn eine sonderbare Adresse angegeben wurde.

Für die folgende Platzen-Weise wird auf spätere Wörter in der zunehmenden Adressordnung zugegriffen, sich zurück zum Anfang des Blocks einhüllend, wenn das Ende erreicht wird. Also, zum Beispiel, für eine Platzen-Länge 4 und eine gebetene Säulenadresse 5, würde auf die Wörter im Auftrag 5-6-7-4 zugegriffen. Wenn die Platzen-Länge 8 wäre, würde die Zugriffsordnung 5-6-7-0-1-2-3-4 sein. Das wird durch das Hinzufügen eines Schalters zur Säulenadresse getan, und das Ignorieren trägt vorbei an der Platzen-Länge.

Die durchgeschossene Platzen-Weise schätzt die Adresse mit einem exklusiven oder Operation zwischen dem Schalter und der Adresse. Mit derselben Startadresse 5 würde ein 4-Wörter-Platzen Wörter im Auftrag 5-4-7-6 zurückgeben. Ein 8-Wörter-Platzen würde 5-4-7-6-1-0-3-2 sein. Obwohl verwirrender, Menschen kann das leichter sein, in der Hardware durchzuführen, und wird durch Mikroprozessoren von Intel bevorzugt.

Wenn die gebetene Säulenadresse am Anfang eines Blocks ist, geben beide Platzen-Weisen Daten in derselben folgenden Folge 0-1-2-3-4-5-6-7 zurück. Der Unterschied nur Sachen, wenn er eine Linie des geheimen Lagers auswendig im kritischen Wort zuerst herbeiholt, bestellt.

SDRAM Weise-Register

Einzelne Datenrate SDRAM hat ein einzelnes programmierbares 10-Bit-Weise-Register. Spätere doppelte Datenrate SDRAM Standards fügt zusätzliche Weise-Register, das gerichtete Verwenden der Bankadressnadeln hinzu. Für SDR SDRAM, die Bankadressnadeln und Adresslinien werden A10 und oben ignoriert, aber sollten Null während eines Weise-Registers sein schreiben.

Die Bit sind M9 durch M0, der auf Adresslinien A9 durch A0 während eines Lademodus-Register-Zyklus präsentiert ist.

1. M9: Schreiben Sie Platzen-Weise. Wenn 0 Gebrauch die gelesene Platzen-Länge und Weise schreibt. Wenn 1 alles schreibt, werden (einzelne Position) nichtgesprengt.
2. M8, M7: Betriebsweise. Vorbestellt, und muss 00 sein.
3. M6, M5, M4: CAS Latenz. Allgemein nur 010 (CL2) und 011 (CL3) sind gesetzlich. Gibt die Zahl von Zyklen zwischen einem gelesenen Befehl und Datenproduktion vom Span an. Der Span hat eine grundsätzliche Grenze auf diesem Wert in Nanosekunden; während der Initialisierung muss der Speicherkontrolleur seine Kenntnisse der Uhr-Frequenz verwenden, um diese Grenze in Zyklen zu übersetzen.
4. M3: Typ Burst. 0 - bittet um folgende Platzen-Einrichtung, während 1 Bitten Platzen-Einrichtung durchgeschossen haben.
5. M2, M1, M0: Platzen-Länge. Werte von 000, 001, 010 und 011 geben eine Platzen-Größe 1, 2, 4 oder 8 Wörter beziehungsweise an. Jeder gelesen (und schreiben, wenn M9 0 ist), wird das viele Zugänge, wenn nicht unterbrochen, durch einen Platzen-Halt oder anderen Befehl durchführen. Ein Wert von 111 gibt ein Platzen der vollen Reihe an. Das Platzen, wird bis unterbrochen, weitergehen. Brüche der vollen Reihe werden nur mit dem folgenden Platzen-Typ erlaubt.

Später (doppelte Datenrate) SDRAM Standards verwenden mehr Weise-Register-Bit, und stellen zusätzliche verlängerte Weise-Register zur Verfügung. Die Register-Zahl wird auf den Bankadressnadeln während des Lademodus-Register-Zyklus verschlüsselt. Zum Beispiel DDR2 hat SDRAM ein 13-Bit-Weise-Register, einen 13-Bit-EMR1, und verwendet 5 Bit in EMR2.

Auto erfrischt

Es ist möglich, einen RAM-Span durch die Öffnung und das Schließen (das Aktivieren und die Voraufladung) jeder Reihe in jeder Bank zu erfrischen. Jedoch, um den Speicherkontrolleur, SDRAM Unterstützung der Chips zu vereinfachen, erfrischt ein "Auto" Befehl, der diese Operationen für eine Reihe in jeder Bank gleichzeitig durchführt. Der SDRAM erhält auch einen inneren Schalter aufrecht, der über alle möglichen Reihen wiederholt. Der Speicherkontrolleur muss einfach herauskommen eine ausreichende Anzahl des Autos erfrischen Befehle (ein pro Reihe, 4096 im Beispiel, das wir verwendet haben) jeder, Zwischenraum erfrischt (t =, sind 64 Millisekunden ein allgemeiner Wert). Alle Banken müssen müßig sein (geschlossen, vorbeladen), wenn dieser Befehl ausgegeben wird.

Niedrige Macht-Weisen

Wie erwähnt, die Uhr ermöglichen (CKE) Eingang kann verwendet werden, um die Uhr zu einem SDRAM effektiv aufzuhören. Der CKE-Eingang wird jeder steigende Rand der Uhr probiert, und wenn es niedrig ist, wird der folgende steigende Rand der Uhr zu allen Zwecken außer der Überprüfung von CKE ignoriert. Nicht weniger als ist CKE niedrig, es ist erlaubt, die Uhr-Rate zu ändern, oder sogar die Uhr völlig aufzuhören.

Wenn CKE gesenkt wird, während der SDRAM Operationen durchführt, "friert" es einfach im Platz, bis CKE wieder erhoben wird.

Wenn der SDRAM müßig ist (alle Banken vorbeladen, keine Befehle im Gange), wenn CKE gesenkt wird, geht der SDRAM automatisch in Abschaltungsweise ein, minimale Macht verbrauchend, bis CKE wieder erhoben wird. Das muss länger nicht dauern, als das Maximum Zwischenraum t erfrischt, oder Speicherinhalt verloren werden kann. Es ist gesetzlich, die Uhr völlig während dieser Zeit für zusätzliche Macht-Ersparnisse aufzuhören.

Schließlich, wenn CKE zur gleichen Zeit gesenkt wird, als ein autoerfrischen Befehl an den SDRAM gesandt wird, geht der SDRAM herein selbsterfrischen Weise. Das ist Macht unten ähnlich, aber der SDRAM verwendet einen Zeitmesser auf dem Span, um inner zu erzeugen, erfrischen Zyklen als notwendig. Die Uhr kann während dieser Zeit angehalten werden. Während Weise selbsterfrischen, verbraucht ein bisschen mehr Macht als Abschaltungsweise, es erlaubt dem Speicherkontrolleur, völlig arbeitsunfähig zu sein, der allgemein mehr als den Unterschied zusammensetzt.

Für batterieangetriebene Geräte entworfener SDRAM bietet einige zusätzliche Macht sparende Optionen an. Man ist temperaturabhängig erfrischen; ein Temperatursensor auf dem Span reduziert die erfrischen Rate bei niedrigeren Temperaturen, anstatt es immer an der Grenzfall-Rate zu führen. Ein anderer ist auswählend erfrischen, den Grenzen zu einem Teil der SCHLUCK-Reihe selbsterfrischen. Der Bruchteil, der erfrischt wird, wird mit einem verlängerten Weise-Register konfiguriert. Das dritte, ist das durchgeführte in Beweglichem DDR (LPDDR) und LPDDR2 "tiefe Macht unten" Weise, die das Gedächtnis ungültig macht und verlangt, dass eine volle Neuinitialisierung davon abgeht. Das wird durch das Senden einem "Platzen begrenzten" Befehls aktiviert, während man CKE senkt.

Generationen von SDRAM

SDR SDRAM (Einzelne Datenrate gleichzeitiger SCHLUCK)

Dieser Typ von SDRAM ist langsamer als die DDR Varianten, weil nur ein Wort von Daten pro Uhr-Zyklus (einzelne Datenrate) übersandt wird.

Aber dieser Typ ist auch schneller als sein Vorgänger-EDO-RAM und FPM-RAM, der normalerweise 2 oder 3 Uhren genommen hat, um ein Wort von Daten zu übertragen.

DDR SDRAM (DDR1)

Während die Zugriffslatenz des SCHLUCKS durch die SCHLUCK-Reihe im Wesentlichen beschränkt wird, hat SCHLUCK sehr hohe potenzielle Bandbreite, weil jeder inner gelesen wirklich eine Reihe von vielen tausend von Bit ist. Um mehr von dieser Bandbreite Benutzern bereitzustellen, wurde eine doppelte Datenrate-Schnittstelle entwickelt. Das verwendet dieselben Befehle, akzeptiert einmal pro Zyklus, aber liest oder schreibt zwei Wörter von Daten pro Uhr-Zyklus. Die DDR-Schnittstelle vollbringt das durch das Lesen und das Schreiben von Daten sowohl auf dem Steigen als auch auf den fallenden Rändern des Uhr-Signals. Außerdem wurden einige geringe Änderungen zum SDR-Schnittstelle-Timing im Nachhinein vorgenommen, und die Versorgungsstromspannung wurde von 3.3 bis 2.5 V reduziert. Infolgedessen DDR ist SDRAM mit SDR SDRAM nicht umgekehrt vereinbar.

DDR SDRAM (hat manchmal DDR1 nach der größeren Klarheit genannt), verdoppelt das gelesene Minimum, oder schreiben Sie Einheit; jeder Zugang bezieht sich auf mindestens zwei Konsekutivwörter.

Typische DDR SDRAM Uhr-Raten sind 133, 166 und 200 MHZ (7.5, 6, und 5 ns/cycle), allgemein beschrieben als DDR-266, DDR-333 und DDR-400 (3.75, 3, und 2.5 ns pro geschlagenen). Entsprechende 184-Nadeln-DIMMs sind als PC 2100, PC 2700 und PC 3200 bekannt. Die Leistung bis zu DDR-550 (PC 4400) ist für einen Preis verfügbar.

DDR2 SDRAM

DDR2 SDRAM ist DDR SDRAM sehr ähnlich, aber verdoppelt das gelesene Minimum, oder schreiben Sie Einheit wieder zu 4 Konsekutivwörtern. Das Busprotokoll wurde auch vereinfacht, um höhere Leistungsoperation zu erlauben. (Insbesondere das "Platzen begrenzter" Befehl wird gelöscht.) Das erlaubt der Busrate des SDRAM, verdoppelt zu werden, ohne die Uhr-Rate von inneren RAM-Operationen zu vergrößern; statt dessen werden innere Operationen in 4mal so breiten Einheiten durchgeführt wie SDRAM. Außerdem wurde eine Extrabankadressnadel (BA2) hinzugefügt, um 8 zu erlauben, verlässt sich auf große RAM-Chips.

Typische DDR2 SDRAM Uhr-Raten sind 200, 266, 333 oder 400 MHZ (Perioden 5, 3.75, 3 und 2.5 ns), allgemein beschrieben als DDR2-400, DDR2-533, DDR2-667 und DDR2-800 (Perioden 2.5, 1.875, 1.5 und 1.25 ns). Entsprechende 240-Nadeln-DIMMS sind als PC2-3200 durch PC2-6400 bekannt. DDR2 SDRAM ist jetzt an einer Uhr-Rate von als DDR2-1066 allgemein beschriebenen 533 MHz verfügbar, und die entsprechenden DIMMs sind als PC2-8500 bekannt (auch hat PC2-8600 abhängig vom Hersteller genannt). Die Leistung bis zu DDR2-1250 (PC2-10000) ist für einen Preis verfügbar.

Bemerken Sie, dass, weil innere Operationen an 1/2 die Uhr-Rate sind, DDR2-400 Gedächtnis (innere Uhr-Rate 100 MHz) etwas höhere Latenz hat als DDR-400 (innere Uhr-Rate 200 MHz).

DDR3 SDRAM

DDR3 setzt die Tendenz fort, das gelesene Minimum verdoppelnd, oder schreiben Sie Einheit 8 Konsekutivwörtern. Das erlaubt eine andere Verdoppelung der Bandbreite und Außenbusrate, ohne die Uhr-Rate von inneren Operationen, gerade die Breite ändern zu müssen. Um 800-1600 M transfers/s (beide Ränder einer 400-800-MHz-Uhr) aufrechtzuerhalten, muss die innere RAM-Reihe 100-200-M-Abrufe pro Sekunde durchführen.

Wieder, mit jeder Verdoppelung, ist die Kehrseite die vergrößerte Latenz. Als mit dem ganzen DDR SDRAM Generationen werden Befehle noch auf einen Uhr-Rand eingeschränkt, und Befehl-Latenz wird in Bezug auf Uhr-Zyklen gegeben, die Hälfte der Geschwindigkeit der gewöhnlich angesetzten Übertragungsrate sind (eine CAS Latenz 8 mit DDR3-800 ist 8 / (400 MHz) = 20 ns, genau dieselbe Latenz von CAS2 auf PC100 SDR SDRAM).

DDR3 Speicherchips werden gewerblich gemacht, und Computersysteme mit ihnen waren von der zweiten Hälfte von 2007 mit dem bedeutenden Gebrauch von 2008 vorwärts verfügbar. Anfängliche Uhr-Raten waren 400 und 533 MHZ, die als DDR3-800 und DDR3-1066 beschrieben werden (PC3-6400 und PC3-8500 Module), aber 667 und 800 MHZ, hat als DDR3-1333 beschrieben und DDR3-1600 (PC3-10600 und PC3-12800 Module) jetzt üblich sind. Die Leistung bis zu DDR3-2200 (PC3 17600 Module) ist für einen Preis verfügbar.

DDR4 SDRAM

DDR4 SDRAM wird der Nachfolger von DDR3 SDRAM sein. Es wurde an Intel Developer Forum in San Francisco 2008 offenbart und ist erwartet, veröffentlicht zu werden, um während 2011 einzukaufen. Das Timing hat sich beträchtlich während seiner Entwicklung geändert - wie man ursprünglich erwartete, wurde es 2012 veröffentlicht, und später (während 2010) hat angenommen, 2015 veröffentlicht zu werden, bevor Proben Anfang 2011 bekannt gegeben wurden und Hersteller begonnen haben bekannt zu geben, dass kommerzielle Produktion und Ausgabe, um einzukaufen, 2012 vorausgesehen wurden. Wie man erwartet, erreicht DDR4 Massenmarktadoption 2015, die mit den etwa 5 für DDR3 genommenen Jahren vergleichbar ist, um Massenmarktübergang über DDR2 zu erreichen.

Wie man

erwartet, laufen die neuen Chips an 1.2 V oder weniger, gegen 1.5 V von DDR3 Chips, und haben über 2 Milliarden Datenübertragungen pro Sekunde. Wie man erwartet, werden sie an Häufigkeitsraten von 2133 MHz, geschätzt eingeführt, sich zu potenziellen 4266 MHz und gesenkte Stromspannung 1.05 V vor 2013 zu erheben.

DDR4 wird die innere Vorabruf-Breite wieder nicht verdoppeln, aber wird dasselbe 8n Vorabruf als DDR3 verwenden. So wird es notwendig sein durchzuschießen liest von mehreren Banken, um den Datenbus beschäftigt zu halten.

Im Februar 2009 hat Samsung 40 nm SCHLUCK-Chips gültig gemacht, hat einen "bedeutenden Schritt" zur DDR4 Entwicklung gedacht, seitdem bezüglich 2009 aktuelle SCHLUCK-Chips nur begannen, zu einem 50 Nm-Prozess abzuwandern. Im Januar 2011 hat Samsung die Vollziehung und Ausgabe bekannt gegeben, um eines DDR4 30 nm 2-GB-SCHLUCK-Moduls zu prüfen. Es hat eine maximale Bandbreite von 2.13 Gbit/s an 1.2 V, verwendet offene Pseudoabflussrohr-Technologie und zieht um 40 % weniger Macht als ein gleichwertiges DDR3 Modul.

Eigenschaft-Karte

Erfolglose Nachfolger

Zusätzlich zu DDR gab es mehrere andere vorgeschlagene Speichertechnologien, um SDR SDRAM nachzufolgen.

Rambus SCHLUCK (RDRAM)

RDRAM war eine Eigentumstechnologie, die sich gegen DDR beworben hat. Sein relativ hoher Preis und enttäuschende Leistung (sich aus hoher Latenz und einem schmalen 16-Bit-Datenkanal gegen den 64-Bit-Kanal von DDR ergebend), haben es veranlasst, die Rasse zu verlieren, um SDR SCHLUCK nachzufolgen.

SCHLUCK der gleichzeitigen Verbindung (SLDRAM)

SLDRAM hat sich höherer Leistung gerühmt und hat sich gegen RDRAM beworben. Es wurde während des Endes der 1990er Jahre vom SLDRAM Konsortium entwickelt, das aus ungefähr 20 Hauptcomputerindustrieherstellern bestanden hat. Es ist ein offener Standard und verlangt das Genehmigen von Gebühren nicht. Die Spezifizierungen haben nach einem 64-Bit-Bus verlangt, der an 200, 300 oder 400 MHZ-Uhr-Frequenz läuft. Das wird durch alle Signale erreicht, die auf derselben Linie sind und dadurch die Synchronisationszeit von vielfachen Linien vermeiden. Wie DDR SDRAM verwendet SLDRAM einen doppelt gepumpten Bus, ihm eine wirksame Geschwindigkeit 400, 600, oder 800 MT/s gebend.

SLDRAM hat einen 11-Bit-Befehl-Bus (10 Befehl-Bit CA9:0 plus eine FAHNE-Linie des Anfangs des Befehls) verwendet, um 40-Bit-Befehl-Pakete an 4 Konsekutivrändern einer Differenzialbefehl-Uhr (CCLK/CCLK#) zu übersenden. Verschieden von SDRAM gab es keine Signale pro Chip-Auswahl; jeder Span wurde ein Personalausweis, wenn neu gefasst, zugeteilt, und der Befehl hat den Personalausweis des Spans enthalten, der es bearbeiten sollte. Daten wurden in 4- oder 8-Wörter-Brüche über 18 Bit (pro Span) Datenbus, mit einer von zwei Differenzialdatenuhren (DCLK0/DCLK0# und DCLK1/DCLK1#) übertragen. Verschieden von normalem SDRAM wurde die Uhr von der Datenquelle (der SLDRAM Span im Fall von einer gelesenen Operation) erzeugt und in derselben Richtung wie die Daten übersandt, sehr abnehmende Daten verdrehen. Das Bedürfnis nach einer Pause zu vermeiden, als die Quelle der DCLK-Änderungen, jeder Befehl angegeben hat, welches DCLK Paar es verwenden würde.

Der grundlegende Lesen/Schreiben-Befehl hat aus bestanden (mit CA9 des ersten Wortes beginnend):

• 9 Bit des Gerät-Personalausweises
• 6 Bit des Befehls
• 3 Bit der Bank richten
• 10 oder 11 Bit der Reihe richten
• 5 oder 4 Bit sparen für die Reihe oder Säulenvergrößerung
• 7 Bit der Säule richten

Individuelle Geräte hatten 8-Bit-Personalausweise. Das 9. Bit des Personalausweises hat Befehle eingesendet wurde verwendet, um vielfache Geräte zu richten. Irgendwelcher hat sich ausgerichtet nach Größen geordnete Gruppe von power-2 konnte angeredet werden. Wenn der übersandte msbit, alle am wenigsten - bedeutende Bit bis zu und einschließlich meist gesetzt wurde - wurden bedeutende 0 Bit der übersandten Adresse "dafür ignoriert wird an mich gerichtet?" Zwecke. (Wenn der ID8 gebissen hat, wird wirklich weniger bedeutend betrachtet als ID0, die Unicast-Adresse, die zusammenpasst, wird ein spezieller Fall dieses Musters.)

Ein Lesen/Schreiben-Befehl hatte das msbit klare:

• CMD5=0
• CMD4=1, um sich zu öffnen (aktivieren) die angegebene Reihe; CMD4=0, um die zurzeit offene Reihe zu verwenden
• CMD3=1, um ein 8-Wörter-Platzen zu übertragen; CMD3=0 für ein 4-Wörter-Platzen
• CMD2=1 für ein Schreiben, CMD2=0 für einen gelesenen
• CMD1=1, um die Reihe nach diesem Zugang zu schließen; CMD1=0, um es offen zu lassen
• CMD0 wählt das DCLK Paar aus um (DCLK1 oder DCLK0) zu verwenden

Eine bemerkenswerte Weglassung aus der Spezifizierung war pro Byte schreiben ermöglicht; es wurde für Systeme mit geheimen Lagern und ECC Gedächtnis entworfen, die immer in Vielfachen einer Linie des geheimen Lagers schreiben.

Zusätzliche Befehle (mit dem CMD5-Satz) geöffnete und geschlossene Reihen ohne eine Datenübertragung, durchgeführt erfrischen Operationen, lesen oder haben Konfigurationsregister geschrieben, und haben andere Wartungsoperationen durchgeführt. Die meisten dieser Befehle haben einen zusätzlichen 4-Bit-Subpersonalausweis unterstützt (gesandt als 5 Bit, mit demselben vielfachen Bestimmungsort, der wie der primäre Personalausweis verschlüsselt), der verwendet werden konnte, um Geräte zu unterscheiden, die derselbe primäre Personalausweis zugeteilt wurden, weil sie in der Parallele verbunden wurden und immer zur gleichen Zeit gelesen/geschrieben haben.

Es gab mehrere 8-Bit-Kontrollregister und 32-Bit-Statusregister, um verschiedene Gerät-Timing-Rahmen zu kontrollieren.

Virtual Channel Memory (VCM) SDRAM

VCM war ein Eigentumstyp von SDRAM, der durch NEC entworfen wurde, aber als ein offener Standard ohne Genehmigen von Gebühren veröffentlicht hat. VCM schafft einen Staat, in dem die verschiedenen Systemprozesse ihr eigener virtueller Kanal zugeteilt werden können, so die gesamte Systemleistungsfähigkeit durch das Vermeiden vergrößernd, dass das Bedürfnis, Prozesse zu haben, Pufferraum teilt. Das wird vollbracht, indem es verschiedene "Blöcke" des Gedächtnisses geschaffen wird, jedem individuellen Speicherblock erlaubend, getrennt mit dem Speicherkontrolleur zu verbinden und seinen eigenen Pufferraum zu haben. VCM hat höhere Leistung als SDRAM, weil es bedeutsam niedrigere Latenz hat. Die Technologie war ein potenzieller Mitbewerber von RDRAM, weil VCM fast so nicht teuer war, wie RDRAM war. Ein Modul von Virtual Channel Memory (VCM) ist mechanisch und elektrisch vereinbar mit normalem SDRAM, aber muss vom Speicherkontrolleur anerkannt werden. Wenige Hauptplatinen wurden jemals mit der VCM-Unterstützung erzeugt.

Siehe auch

• GDDR (Grafik-DDR) und seine Subtypen GDDR2, GDDR3, GDDR4 und GDDR5
• SDRAM Latenz
• Liste der Gerät-Bandbreite
• Serienanwesenheit entdeckt - EEPROM mit dem Timing von Daten auf SDRAM Modulen
• SDRAM Tutorenkurs - Blitz-Website, die von Tel Aviver Universitätsstudenten gebaut ist
• Eine kurze, aber gründliche Rezension der SDRAM Architektur/Fachsprache und Befehl-Timing-Abhängigkeiten in Hochleistungs-SCHLUCK-Systemdesigneinschränkungen und Rücksichten, einer Master-These von der Universität Marylands.