Ein (ausgesprochener) anwendungsspezifischer einheitlicher Stromkreis (ASIC) ist ein einheitlicher Stromkreis (IC), der für einen besonderen Gebrauch kundengerecht angefertigt ist, aber nicht für den Mehrzweckgebrauch beabsichtigt ist. Zum Beispiel ist ein Span, der entworfen ist, um in einem Digitalstimmenrecorder zu laufen, ein ASIC. Anwendungsspezifische Standardprodukte (ASSPs) sind zwischen ASICs Zwischen-, und Industriestandard hat Stromkreise wie die 7400 oder die 4000 Reihen integriert.

Da Eigenschaft-Größen zurückgewichen sind und Designwerkzeuge verbessert im Laufe der Jahre, ist die maximale Kompliziertheit (und folglich Funktionalität) möglich in einem ASIC von 5,000 Toren bis mehr als 100 Millionen gewachsen. Moderne ASICs schließen häufig komplette 32-Bit-Verarbeiter, Speicherblöcke einschließlich ROMs, RAM, EEPROM, Blitzes und anderer großer Bausteine ein. Solch ein ASIC wird häufig (auf dem Span System-) SoC genannt. Entwerfer von digitalem ASICs verwenden eine Hardware-Beschreibungssprache (HDL), wie Verilog oder VHDL, um die Funktionalität von ASICs zu beschreiben.

Feldprogrammierbare Tor-Reihe (FPGA) ist die modern-tägige Technologie, für ein Brotschneidebrett oder Prototyp von Standardteilen zu bauen; programmierbare Logikblöcke und programmierbare Verbindungen erlauben demselben FPGA, in vielen verschiedenen Anwendungen verwendet zu werden. Für kleinere Designs und/oder niedrigere Produktionsvolumina kann FPGAs wirksam mehr gekostet werden als ein ASIC Design sogar in der Produktion. Die Kosten der einmaligen Technik (NRE) eines ASIC können in die Millionen von Dollars geraten.

Geschichte

Der anfängliche ASICs hat Tor-Reihe-Technologie verwendet. Ferranti hat vielleicht die erste Tor-Reihe, der ULA (Neutrale Logikreihe) 1980 erzeugt. Eine frühe erfolgreiche kommerzielle Anwendung war das ULA Schaltsystem, das im 8-Bit-ZX81 und den ZX Spektrum-Personalcomputern des niedrigen Endes gefunden ist, eingeführt 1981 und 1982. Diese wurden durch die Forschung von Sinclair (das Vereinigte Königreich) im Wesentlichen verwendet, weil eine preisgünstige Eingabe/Ausgabe-Lösung darauf gezielt hat, die Grafik des Computers zu behandeln. Einige Versionen von ZX81/Timex Sinclair 1000 verwendete gerade vier Chips (ULA, 2Kx8 RAM, 8Kx8 ROM, Z80A Zentraleinheit), um einen kompletten Massenmarkt-Personalcomputer mit dem eingebauten GRUNDLEGENDEN Dolmetscher durchzuführen.

Anpassung ist durch das Verändern der Metallverbindungsmaske vorgekommen. ULAs hatte Kompliziertheiten von bis zu einigen tausend Toren. Spätere Versionen sind mehr verallgemeinert geworden, mit der verschiedenen Basis stirbt kundengerecht angefertigt sowohl durch Metall-als auch durch Polysilikonschichten. Eine Basis stirbt schließen RAM-Elemente ein.

Standardzelle-Design

Mitte der 1980er Jahre würde ein Entwerfer einen ASIC Hersteller wählen und ihr Design mit den vom Hersteller verfügbaren Designwerkzeugen durchführen. Während Drittdesignwerkzeuge verfügbar waren, gab es nicht eine wirksame Verbindung von den Drittdesignwerkzeugen bis das Lay-Out und die wirklichen Halbleiter-Prozess-Leistungseigenschaften der verschiedenen ASIC Hersteller. Die meisten Entwerfer haben damit geendet, fabrikspezifische Werkzeuge zu verwenden, um die Durchführung ihrer Designs zu vollenden. Eine Lösung dieses Problems, das auch ein viel höheres Dichte-Gerät nachgegeben hat, war die Durchführung von Standardzellen. Jeder ASIC Hersteller konnte funktionelle Blöcke mit bekannten elektrischen Eigenschaften, wie Fortpflanzungsverzögerung, Kapazität und Induktanz schaffen, die auch in Drittwerkzeugen vertreten werden konnte. Standardzelle-Design ist die Anwendung dieser funktionellen Blöcke, um sehr hohe Tor-Dichte und gute elektrische Leistung zu erreichen. Standardzelle-Design passt zwischen Tor-Reihe und Vollem Kundenspezifischem Design sowohl in Bezug auf seine einmalige Technik als auch in Bezug auf wiederkehrende Teilkosten.

Bis zum Ende der 1990er Jahre sind Logiksynthese-Werkzeuge verfügbar geworden. Solche Werkzeuge konnten HDL Beschreibungen in ein Tor-Niveau netlist kompilieren. Einheitliche Stromkreise der Standardzelle (ICs) werden in den folgenden Begriffsstufen entworfen, obwohl diese Stufen bedeutsam in der Praxis überlappen.

1. Eine Mannschaft von Designingenieuren Anfänge mit einem nichtformellen Verstehen der erforderlichen Funktionen für einen neuen ASIC, ist gewöhnlich auf Bedarfsanalyse zurückzuführen gewesen.
2. Die Designmannschaft baut eine Beschreibung eines ASIC, um diese Ziele zu erreichen, einen HDL zu verwenden. Dieser Prozess ist dem Schreiben eines Computerprogramms auf einer höheren Programmiersprache analog. Das wird gewöhnlich den RTL (Register-Übertragungsniveau) Design genannt.
3. Die Eignung zum Zweck wird durch die funktionelle Überprüfung nachgeprüft. Das kann solche Techniken als Logiksimulation, formelle Überprüfung, Wetteifer oder das Schaffen eines gleichwertigen reinen Softwaremodells einschließen (sieh Simics, zum Beispiel). Jede Technik ist im Vorteil und Nachteile, und häufig werden mehrere Methoden verwendet.
4. Logiksynthese gestaltet das RTL Design in eine große Sammlung von Konstruktionen der niedrigeren Ebene genannt Standardzellen um. Diese Konstruktionen werden von einer Standardzelle-Bibliothek genommen, die aus vorcharakterisierten Sammlungen von Toren besteht (wie 2 Eingang noch, 2 gibt nand, inverters, usw. ein). Die Standardzellen sind dem geplanten Hersteller des ASIC normalerweise spezifisch. Die resultierende Sammlung von Standardzellen, plus die erforderlichen elektrischen Verbindungen zwischen ihnen, wird ein Tor-Niveau netlist genannt.
5. Das Tor-Niveau netlist wird als nächstes durch ein Stellen-Werkzeug bearbeitet, das die Standardzellen auf ein Gebiet legt, das den endgültigen ASIC vertritt. Es versucht, ein Stellen der Standardzellen, des Themas einer Vielfalt von angegebenen Einschränkungen zu finden.
6. Das Routenplanungswerkzeug nimmt das physische Stellen der Standardzellen und verwendet den netlist, um die elektrischen Verbindungen zwischen ihnen zu schaffen. Da der Suchraum groß ist, wird dieser Prozess eine "genügend" aber nicht "allgemein optimale" Lösung erzeugen. Die Produktion ist eine Datei, die verwendet werden kann, um eine Reihe von Fotomasken zu schaffen, die eine Halbleiter-Herstellungsmöglichkeit ermöglicht (allgemein hat einen 'fab' genannt), physischen ICs zu erzeugen.
7. In Anbetracht des Endlay-Outs schätzt Stromkreis-Förderung die parasitischen Widerstände und Kapazität. Im Fall von einem Digitalstromkreis wird das dann weiter in die Verzögerungsinformation kartografisch dargestellt, von der die Stromkreis-Leistung gewöhnlich durch die statische Timing-Analyse geschätzt werden kann. Das und andere Endtests wie Designregel-Überprüfung und Macht-Analyse (hat insgesamt signoff genannt), sind beabsichtigt, um sicherzustellen, dass das Gerät richtig über alle Extreme des Prozesses, der Stromspannung und der Temperatur fungieren wird. Wenn diese Prüfung abgeschlossen ist, wird die Fotomaske-Information für die Span-Herstellung veröffentlicht.

Diese Schritte, die mit einem Niveau der Sachkenntnis durchgeführt sind, die in der Industrie üblich ist, erzeugen fast immer ein Endgerät, das richtig das ursprüngliche Design durchführt, wenn Fehler später durch den physischen Herstellungsprozess nicht eingeführt werden.

Die Designschritte (oder Fluss) sind auch für das Standardproduktdesign üblich. Der bedeutende Unterschied ist, dass Standardzelle-Design die Zellbibliotheken des Herstellers verwendet, die in potenziell Hunderten von anderen Designdurchführungen verwendet worden sind und deshalb der viel niedrigeren Gefahr sind als volles kundenspezifisches Design. Standardzellen erzeugen eine Designdichte, die wirksam gekostet wird, und sie auch IP Kerne und SRAM (Statisches Zufälliges Zugriffsgedächtnis) effektiv verschieden von der Tor-Reihe integrieren können.

Design der Tor-Reihe

Design der Tor-Reihe ist eine Produktionsmethode, in der die ausgegossenen Schichten, d. h. Transistoren und andere aktive Geräte, vorherbestimmt werden und Oblaten, die solche Geräte enthalten, im Lager vor metallization — mit anderen Worten, unverbunden gehalten werden. Der physische Designprozess definiert dann die Verbindungen des Endgeräts. Für die meisten ASIC Hersteller besteht das aus von zwei bis nicht weniger als neun Metallschichten, jede Metallschicht-Laufen-Senkrechte zu derjenigen darunter. Einmalige Technikkosten sind viel niedriger, weil Photosteindruckmasken nur für die Metallschichten erforderlich sind, und Produktionszyklen viel kürzer sind, weil metallization ein verhältnismäßig schneller Prozess ist.

ASICs der Tor-Reihe sind immer ein Kompromiss, der so ein gegebenes Design darauf kartografisch darstellt, was ein Hersteller gehalten hat, wie eine Aktienoblate nie 100-%-Anwendung gibt. Häufig verlangen Schwierigkeiten in der Routenplanung die Verbindung Wanderung auf ein größeres Reihe-Gerät mit der folgenden Zunahme im Stück-Teil-Preis. Diese Schwierigkeiten sind häufig ein Ergebnis der Lay-Out-Software, die verwendet ist, um die Verbindung zu entwickeln.

Reines Logik-Only-Design der Tor-Reihe wird von Stromkreis-Entwerfern heute selten durchgeführt, fast völlig durch feldprogrammierbare Geräte, wie feldprogrammierbare Tor-Reihe (FPGAs) ersetzt worden zu sein, der vom Benutzer programmiert werden und so minimale Bearbeitung anbieten kann, belädt einmalige Technik, nur geringfügig vergrößerte Stück-Teil-Kosten und vergleichbare Leistung. Heute entwickelt sich Tor-Reihe zu strukturierten ASICs, die aus einem großen IP Kern wie eine Zentraleinheit, DSP Einheit bestehen, hat Peripherie, Normanschlüsse, Erinnerungen SRAM und ein Block der wiederkonfigurierbaren, unbegangenen Logik integriert. Diese Verschiebung ist größtenteils, weil ASIC Geräte dazu fähig sind, solche großen Blöcke der Systemfunktionalität zu integrieren, und "das System auf einem Span" weit mehr als gerade Logikblöcke verlangt.

In ihrem häufigen Gebrauch im Feld sind die Begriffe "Tor--Reihe" und "Halbgewohnheit" synonymisch. Gehen Sie in einer Prozession Ingenieure gebrauchen allgemeiner den Begriff "Halbgewohnheit", während "Tor-Reihe" durch die Logik (oder Tor-Niveau) Entwerfer allgemeiner verwendet wird.

Voll-kundenspezifisches Design

Im Vergleich definiert volle Gewohnheit ASIC Design alle Photosteindruckschichten des Geräts. Voll-kundenspezifisches Design wird sowohl für das ASIC Design als auch für das Standardproduktdesign verwendet.

Die Vorteile des Designs der vollen Gewohnheit schließen gewöhnlich reduziertes Gebiet (und deshalb wiederkehrende Teilkosten), Leistungsverbesserungen und auch die Fähigkeit ein, analoge Bestandteile und anderes vorbestimmtes - und so völlig nachgeprüft - Bestandteile wie Mikroprozessor-Kerne zu integrieren, die einen auf dem Span System-bilden.

Die Nachteile des Designs der vollen Gewohnheit können vergrößerte Herstellung und Designzeit einschließen, hat einmalige Technikkosten, mehr Kompliziertheit im System des computergestützten Designs (CAD) und eine viel höhere Sachkenntnis-Voraussetzung seitens der Designmannschaft vergrößert.

Für digitaleinzige Designs, jedoch, können "Standardzelle"-Zellbibliotheken, zusammen mit modernen CAD-Systemen, beträchtliche Vorteile der Leistung/Kosten mit der niedrigen Gefahr anbieten. Automatisierte Lay-Out-Werkzeuge sind schnell und leicht, auch die Möglichkeit "dem Handkniff" zu verwenden und anzubieten oder manuell jeden Leistung beschränkenden Aspekt des Designs zu optimieren.

Strukturiertes Design

Strukturiertes ASIC Design (auch gekennzeichnet als "Plattform ASIC Design"), ist ein relativ neuer Begriff in der Industrie, auf etwas Schwankung auf seine Definition hinauslaufend. Jedoch ist die grundlegende Proposition eines strukturierten ASIC, dass sowohl Produktionszykluszeit als auch Designzykluszeit im Vergleich zu zellbasiertem ASIC, auf Grund von dort Vorherbestimme-Metallschichten reduziert werden (so Produktionszeit reduzierend), und Vorcharakterisierung dessen, was auf dem Silikon (so abnehmende Designzykluszeit) ist. Eine Definition setzt das fest

:In ein "strukturierter ASIC" Design, die Logikmaske-Schichten eines Geräts werden vom ASIC Verkäufer (oder in einigen Fällen von einem Dritten) vorherbestimmt. Designunterscheidung und Anpassung werden durch das Schaffen kundenspezifischer Metallschichten erreicht, die kundenspezifische Verbindungen zwischen vorherbestimmten Logikelementen der niedrigeren Schicht schaffen. "Strukturierter ASIC" Technologie wird als Überbrücken der Lücke zwischen feldprogrammierbarer Tor-Reihe und "Standardzelle" ASIC Designs gesehen. Weil nur eine kleine Zahl von Span-Schichten Gewohnheitserzeugt werden muss, "hat ASIC" Designs strukturiert, haben viel kleinere einmalige Ausgaben (NRE) als Chips "der Standardzelle" oder "vollen Gewohnheit", die verlangen, dass eine volle gesetzte Maske für jedes Design erzeugt wird.

Das ist effektiv dieselbe Definition wie eine Tor-Reihe. Was einen strukturierten ASIC verschiedenen macht, ist, dass in einer Tor-Reihe die vorherbestimmten Metallschichten dienen, um Produktionswendeplatz schneller zu machen. In einem strukturierten ASIC soll der Gebrauch von vorherbestimmtem metallization in erster Linie Kosten der Maske-Sätze sowie des Bildens der Designzykluszeit bedeutsam kürzer reduzieren. Zum Beispiel in einem zellbasierten Design oder Design der Tor-Reihe muss der Benutzer häufig Macht, Uhr entwerfen, und Strukturen selbst prüfen; diese werden in am meisten strukturiertem ASICs vorherbestimmt und können deshalb Zeit und Aufwand für den Entwerfer im Vergleich zur Tor-Reihe sparen. Ebenfalls können die für strukturierten ASIC verwendeten Designwerkzeuge wesentlich niedrigere Kosten und leichter (schneller) sein zu verwenden als zellbasierte Werkzeuge, weil sie alle Funktionen nicht durchführen müssen, die zellbasierte Werkzeuge tun. In einigen Fällen verlangt der strukturierte ASIC Verkäufer, dass Werkzeuge für ihr Gerät kundengerecht angefertigt hat (z.B. Kundenspezifische physische Synthese), verwendet werden, auch das in die Herstellung schneller zu bringende Design berücksichtigend.

Ein anderer wichtiger Aspekt über strukturierten ASIC ist, dass er geistiges Eigentum (IP) erlaubt, das für bestimmte Anwendungen üblich ist oder Branchen, die in" "zu bauen sind, aber nicht, "in entwickelt haben". Indem er den IP direkt in die Architektur baut, kann der Entwerfer wieder sowohl Zeit als auch Geld im Vergleich zum Entwerfen von IP in einen zellbasierten ASIC sparen.

Zellbibliotheken, IP-basiertes Design, harte und weiche Makros

Zellbibliotheken von logischen Primitiven werden gewöhnlich vom Gerät-Hersteller als ein Teil des Dienstes zur Verfügung gestellt. Obwohl sie keine zusätzlichen Kosten übernehmen werden, wird ihre Ausgabe durch die Begriffe eines Geheimhaltungsabkommens (NDA) bedeckt, und sie werden als geistiges Eigentum vom Hersteller betrachtet. Gewöhnlich wird ihr physisches Design so vorherbestimmt sie konnten "harte Makros" genannt werden.

Was die meisten Ingenieure verstehen, weil "geistiges Eigentum" IP Kerne, Designs ist, die in einem Dritt-als Teilelemente eines größeren ASIC gekauft sind. Sie können als eine HDL Beschreibung zur Verfügung gestellt werden (häufig hat ein "weiches Makro" genannt), oder als ein völlig aufgewühltes Design, das direkt auf eine Maske eines ASIC gedruckt werden konnte (hat häufig ein hartes Makro genannt). Viele Organisationen verkaufen jetzt solche vorbestimmten Kerne - Zentraleinheiten, Ethernet, USB oder Telefonschnittstellen - und größere Organisationen können eine komplette Abteilung oder Abteilung haben, um Kerne für den Rest der Organisation zu erzeugen. Tatsächlich ist die breite Reihe von jetzt verfügbaren Funktionen ein bedeutender Faktor in der phänomenalen Zunahme in der Elektronik gegen Ende der 1990er Jahre und Anfang der 2000er Jahre; weil ein Kern viel Zeit und Investition nimmt, um, sein Wiedergebrauch und weitere Entwicklungskürzungsproduktzykluszeit drastisch zu schaffen, und bessere Produkte schafft. Zusätzlich sammeln Organisationen wie OpenCores freie IP Kerne, die der offenen Quellbewegung in der Software anpassen.

Weiche Makros sind häufig mit dem Prozess unabhängig, d. h. sie können auf einer breiten Reihe von Fertigungsverfahren und verschiedenen Herstellern fabriziert werden. Harte Makros werden Prozess-beschränkt, und gewöhnlich weitere Designanstrengung muss investiert werden (um Hafen) zu einem verschiedenen Prozess oder Hersteller abzuwandern.

Mehrprojektoblaten

Einige Hersteller bieten Multi-Project Wafers (MPW) als eine Methode an, niedrig Kostenprototypen zu erhalten. Häufig genannt Pendelbusse, diese MPW, mehrere Designs enthaltend, die an regelmäßigen, vorgesehenen Zwischenräumen auf einer "Kürzung geführt sind, und gehen" Basis gewöhnlich mit sehr wenig Verbindlichkeit seitens des Herstellers. Der Vertrag schließt den Zusammenbau und das Verpacken einer Hand voll Geräte ein. Der Dienst schließt gewöhnlich die Versorgung einer physischen Designdatenbasis d. h. Verdeckeninformation oder Bandes von Pattern Generation (PG) ein. Der Hersteller wird häufig eine "Silikongießerei" wegen der niedrigen Beteiligung genannt, die sie im Prozess hat.

ASIC Lieferanten

Es gibt zwei verschiedene Typen von ASIC Lieferanten, IDM und fabless. Ein ASIC Produkt eines IDM Lieferanten basiert im großen Teil auf der Eigentumstechnologie wie Designwerkzeuge, IP, das Verpacken, und gewöhnlich obwohl nicht notwendigerweise die Prozess-Technologie. Fabless ASIC Lieferanten verlassen sich fast exklusiv auf Außenlieferanten für ihre Technologie. Die Klassifikation kann verwirrend sein, da mehrere IDM'S auch fabless Halbleiter-Gesellschaften sind.

IDM ASIC Lieferanten

• Avago Technologien
• Elmos Halbleiter
• Cavium Netze
• Fujitsu
• Freescale Halbleiter
• HITACHI
• Globale Gießereien
• IBM
• Infineon Technologien
• GigOptix (ChipX strukturierter ASIC)
• LSI Corporation
• Sprichwort einheitliche Produkte
• NEC
• NXP Halbleiter
• AUF Halbleiter
• Renesas
• Samsung
• STMicroelectronics
• Instrumente von Texas
• Toshiba
• TSMC
• Bosch

Fabless ASIC Lieferanten

• Alchip
• Aeroflex Colorado Frühlinge
• Brite Halbleiter
• Broadcom Corporation
• Custom Silicon Solutions, Inc.

GigOptix (ChipX strukturierter ASIC)

• DELTA-Mikroelektronik
• eASIC
• eSilicon
• Faraday Technologie
• Hong Kong Science and Technology Parks Corporation
• ICsense (ASIC Design und Versorgung)
• Marvell Halbleiter
• MOSIS
• Nvidia
• Offenes Silikon
• PMC Sierra
• Qualcomm
• SWINDON Silikonsysteme
• Sockel
• Triade-Halbleiter (Konfigurierbares Analogon und Mischsignal)
• Xilinx
• Kaktus-Halbleiter

Siehe auch

• Kompliziertes programmierbares Logikgerät (CPLD)
• Elektronische Designautomation
• Feldprogrammierbare Tor-Reihe (FPGA)
• Vielprojektspan
• Größtintegration (VLSI)
• System auf einem Span (SoC)
• Golshan, K. (2007). Physische Designhauptsache: eine ASIC Designdurchführungsperspektive. New York: Springer. Internationale Standardbuchnummer 0-387-36642-3.