Reduzierte Befehlssatz-Computerwissenschaft oder RISC , ist eine Zentraleinheitsdesignstrategie, die auf der Scharfsinnigkeit gestützt ist, die vereinfacht hat (im Vergleich mit dem Komplex), können Instruktionen höhere Leistung zur Verfügung stellen, wenn diese Einfachheit viel schnellere Ausführung jeder Instruktion ermöglicht. Ein auf dieser Strategie gestützter Computer ist ein reduzierter Befehlssatz-Computer auch genannt RISC.

Verschiedene Vorschläge sind bezüglich einer genauen Definition von RISC gemacht worden, aber das Gesamtkonzept ist das eines Systems, das einen kleinen, hoch optimierten Satz von Instruktionen, aber nicht einen mehr spezialisierten Satz von in anderen Typen von Architekturen häufig gefundenen Instruktionen verwendet. RISC Systeme verwenden die Architektur der Last/Ladens. Die gegenüberliegende Architektur ist als komplizierte Befehlssatz-Computerwissenschaft bekannt, d. h. CISC.

Mehrere Systeme, zu den 1970er Jahren (und sogar die 1960er Jahre) zurückgehend, sind als die erste RISC Architektur kreditiert worden, die teilweise auf ihrem Gebrauch der Annäherung der Last/Ladens gestützt ist. Der Begriff RISC wurde von David Patterson des Berkeleys RISC Projekt ins Leben gerufen, obwohl etwas ähnliche Konzepte vorher erschienen waren.

Weithin bekannte RISC Familien schließen Alpha im DEZ, AMD 29k, KREISBOGEN, ARM, Atmel AVR, Blackfin, MIPS, PAPA-RISC, Macht (einschließlich PowerPC), SuperH und SPARC ein. Im 21. Jahrhundert hat der Gebrauch von ARM-Architektur-Verarbeitern in klugen Kopfhörern und Block-Computern wie das iPad eine breite Benutzerbasis für RISC-basierte Systeme zur Verfügung gestellt. RISC Verarbeiter werden auch in Supercomputern wie der K Computer verwendet, auf der TOP500-Liste 2011 am schnellsten.

Geschichte und Entwicklung

Mehrere Systeme sind von verschiedenen Computerarchitekten als die erste reduzierte Befehlssatz-Architektur beschrieben worden, und es gibt keine Einigkeit auf dem sehr spezifischen System, das das erste RISC System genannt werden kann. Der Begriff RISC wurde von David Patterson des Berkeleys RISC Projekt ins Leben gerufen, das 1980 angefangen hat, obwohl etwas ähnliche Konzepte davor vorgeschlagen worden waren.

Der CDC 6600 entworfene durch Seymour Cray 1964 hat eine Architektur der Last/Ladens mit nur zwei Wenden-Weisen (register+register, und register+immediate Konstante) und 74 opcodes mit der grundlegenden Uhr-Problem-Rate des Zyklus/Instruktion verwendet, die 10mal schneller ist als die Speicherzugriffszeit. Teilweise wegen der optimierten Architektur der Last/Ladens des CDC 6600 Staaten von Jack Dongarra, dass es als ein Vorzeichen von modernen RISC Systemen betrachtet werden kann, obwohl mehrere andere technische Barrieren für die Entwicklung eines modernen RISC Systems überwunden werden mussten.

Michael J. Flynn sieht das erste RISC System als das Design von IBM 801 an, das 1975 durch John Cocke begonnen hat, und 1980 vollendet hat. Die 801 wurden schließlich in einer Einchipform als die TOLLEREI 1981 erzeugt, die 'für Forschung OPD [Büroproduktabteilung] Mikroverarbeiter' eingetreten ist. Da der Name einbezieht, wurde diese Zentraleinheit für "Mini"-Aufgaben entworfen, und wurde auch in IBM RT-PC 1986 verwendet, der sich erwiesen hat, ein kommerzieller Misserfolg zu sein. Aber die 801 haben mehrere Forschungsprojekte einschließlich neuer an IBM begeistert, der schließlich zum System von IBM POWER führen würde.

Die am meisten öffentlichen RISC Designs waren jedoch die Ergebnisse von Universitätsforschungsprogrammen, die mit der Finanzierung vom DARPA VLSI Programm geführt sind. Das VLSI Programm, praktisch unbekannt heute, hat zu einer riesigen Zahl von Fortschritten im Span-Design, der Herstellung und sogar der Computergrafik geführt. Der Berkeley RISC Projekt hat 1980 unter der Richtung von David Patterson und Carlo H. Sequin angefangen.

Berkely RISC hat auf der Gewinnung der Leistung durch den Gebrauch von pipelining und einen aggressiven Gebrauch einer als Register-Fenstertechnik bekannten Technik basiert. In einer traditionellen Zentraleinheit hat man eine kleine Zahl von Registern, und ein Programm kann jedes Register jederzeit verwenden. In einer Zentraleinheit mit Register-Fenstern gibt es eine riesige Zahl von Registern, z.B 128, aber Programme können nur eine kleine Zahl von ihnen, z.B acht, zu irgendeiner Zeit verwenden. Ein Programm, das sich zu acht Registern pro Verfahren beschränkt, kann sehr schnelle Verfahren-Anrufe machen: Der Anruf bewegt einfach das Fenster "unten" durch acht, zum Satz von acht Registern, die durch dieses Verfahren verwendet sind, und die Rückkehr bewegt das Fenster zurück. Der Berkeley RISC Projekt hat den RISC-I Verarbeiter 1982 geliefert. Aus nur 44,420 Transistoren (im Vergleich zu Durchschnitten von ungefähr 100,000 in neueren CISC Designs des Zeitalters) bestehend, hatte RISC-I nur 32 Instruktionen, und hat noch völlig jedes andere Einchipdesign überboten. Sie sind dem mit dem 40,760 Transistor, 39 Instruktion RISC-II 1983 gefolgt, der dreimal so schnell wie RISC-I durchgegangen hat.

Die MIPS Architektur ist aus einem Absolventenkurs um John L. Hennessy an der Universität von Stanford 1981 gewachsen, ist auf ein fungierendes System 1983 hinausgelaufen, und konnte einfache Programme vor 1984 führen. Die MIPS-Annäherung hat einen aggressiven Uhr-Zyklus und den Gebrauch der Rohrleitung betont, sicherstellend, dass es so "voll" geführt werden konnte wie möglich. Dem MIPS System wurde vom MIPS-X gefolgt, und 1984 haben Hennessy und seine Kollegen MIPS Computersysteme gebildet. Das kommerzielle Wagnis ist auf den R2000 Mikroprozessor 1985 hinausgelaufen, und wurde vom R3000 1988 gefolgt.

Am Anfang der 1980er Jahre haben bedeutende Unklarheiten das RISC Konzept umgeben, und es war unsicher, ob es eine kommerzielle Zukunft haben konnte, aber durch die Mitte der 1980er Jahre waren die Konzepte genug reif geworden, um als gewerblich lebensfähig gesehen zu werden. 1986 hat Hewlett Packard angefangen, eine frühe Durchführung ihres PAPAS-RISC in einigen ihrer Computer zu verwenden. Inzwischen hat der Berkeley RISC Anstrengung war so weithin bekannt geworden, dass es schließlich der Name für das komplette Konzept und 1987 die Sonne-Mikrosysteme geworden ist, begonnen, Systeme mit dem SPARC Verarbeiter zu verladen, der direkt auf dem System von Berkeley RISC-II gestützt ist.

Das US-Regierungskomitee auf Neuerungen in der Computerwissenschaft und den Kommunikationskrediten die Annahme der Lebensfähigkeit des RISC Konzepts zum Erfolg des SPARC Systems. Der Erfolg von SPARC hat Interesse innerhalb von IBM erneuert, der neue RISC Systeme vor 1990 veröffentlicht hat und vor 1995 RISC Verarbeiter das Fundament einer Server-Industrie von $ 15 Milliarden waren.

Eigenschaften und Designphilosophie

Befehlssatz

Ein weitverbreiteter Irrtum des Ausdrucks "ist abgenommen Befehlssatz-Computer" ist die falsche Idee, dass Instruktionen einfach beseitigt werden, auf einen kleineren Satz von Instruktionen hinauslaufend. Tatsächlich, im Laufe der Jahre, sind RISC Befehlssätze in der Größe gewachsen, und heute haben viele von ihnen einen größeren Satz von Instruktionen als viele CISC Zentraleinheiten. Einige RISC Verarbeiter wie PowerPC haben Befehlssätze so groß wie sagen wir CISC IBM System/370; und umgekehrt der DEZ PDP-8 — klar hat eine CISC Zentraleinheit, weil viele seiner Instruktionen vielfache Speicherzugänge einschließen — nur 8 Grundbefehle plus einige verlängerte Instruktionen.

Der Begriff "reduzierter" in diesem Ausdruck war beabsichtigt, um die Tatsache zu beschreiben, dass der Betrag der Arbeit, die jede einzelne Instruktion vollbringt — höchstens ein einzelner Datenspeicherzyklus — im Vergleich zu den "komplizierten Instruktionen" von CISC Zentraleinheiten reduziert wird, die Dutzende von Datenspeicherzyklen verlangen können, um eine einzelne Instruktion durchzuführen. Insbesondere RISC Verarbeiter haben normalerweise getrennte Instruktionen für die Eingabe/Ausgabe und Datenverarbeitung.

Hardware-Anwendung

Für jedes gegebene Niveau der allgemeinen Leistung wird ein RISC Span normalerweise weit weniger Transistoren haben, die der Kernlogik gewidmet sind, die ursprünglich Entwerfern erlaubt hat, die Größe des Register-Sets zu vergrößern und inneren Parallelismus zu vergrößern.

Andere Eigenschaften, die normalerweise in RISC Architekturen gefunden werden, sind:

• Gleichförmiges Instruktionsformat, mit einem einzelnen Wort mit dem opcode in denselben Bit-Positionen in jeder Instruktion, weniger Entzifferung fordernd;
• Identische allgemeine Zweck-Register, jedem Register erlaubend, in jedem Zusammenhang verwendet zu werden, Bearbeiter-Design vereinfachend (obwohl normalerweise es getrennte Schwimmpunkt-Register gibt);
• Einfache Wenden-Weisen, mit dem Komplex-Wenden, das über Folgen der Arithmetik und/oder Lastladen-Operationen durchgeführt ist;
• Wenige Datentypen in der Hardware, einige CISCs haben Byte-Schnur-Instruktionen, oder unterstützen komplexe Zahlen; das wird bis jetzt kaum auf einem RISC gefunden.

Ausnahmen, sind natürlich, sowohl innerhalb von CISC als auch innerhalb von RISC im Überfluss.

RISC Designs werden auch mit größerer Wahrscheinlichkeit ein Speichermodell von Harvard zeigen, wo der Instruktionsstrom und der Datenstrom begrifflich getrennt werden; das bedeutet, dass das Ändern des Gedächtnisses, wo Code gehalten wird, keine Wirkung auf die Instruktionen haben könnte, die durch den Verarbeiter durchgeführt sind (weil die Zentraleinheit eine getrennte Instruktion und geheimes Datenlager hat), mindestens bis eine spezielle Synchronisationsinstruktion ausgegeben wird. Auf der Oberseite erlaubt das beiden geheimen Lagern, gleichzeitig zugegriffen zu werden, der häufig Leistung verbessern kann.

Viele früh RISC Designs haben auch die Eigenschaft geteilt, ein Zweigverzögerungsablagefach zu haben. Ein Zweigverzögerungsablagefach ist ein Instruktionsraum sofort im Anschluss an einen Sprung oder Zweig. Die Instruktion in diesem Raum wird durchgeführt, ob der Zweig genommen wird (mit anderen Worten, wird die Wirkung des Zweigs verzögert). Diese Instruktion hält den ALU der für die zusätzliche Zeit beschäftigten Zentraleinheit normalerweise musste einen Zweig durchführen. Heutzutage wird das Zweigverzögerungsablagefach als eine unglückliche Nebenwirkung einer besonderen Strategie betrachtet, um einige RISC Designs durchzuführen, und moderne RISC Designs beseitigen allgemein es (wie PowerPC und neuere Versionen von SPARC und MIPS).

Einige Aspekte, die den ersten RISC-etikettierten Designs 1975 zugeschrieben sind, schließen die Beobachtungen ein, dass die speichereingeschränkten Bearbeiter der Zeit häufig unfähig waren, Eigenschaften auszunutzen, die beabsichtigt sind, um das manuelle Zusammenbau-Codieren zu erleichtern, und dass komplizierte Wenden-Weisen viele Zyklen nehmen, um wegen der erforderlichen zusätzlichen Speicherzugänge zu leisten. Es wurde behauptet, dass solche Funktionen durch Folgen von einfacheren Instruktionen besser durchgeführt würden, wenn das Durchführungen nachgeben konnte, die klein genug sind, um Zimmer für viele Register zu verlassen, die Anzahl von langsamen Speicherzugängen vermindernd. In diesen einfachen Designs sind die meisten Instruktionen der gleichförmigen Länge und ähnlichen Struktur, arithmetische Operationen werden auf Zentraleinheitsregister und nur getrennte Last eingeschränkt und versorgen Instruktionszugriffsgedächtnis. Diese Eigenschaften ermöglichen ein besseres Ausgleichen von Rohrleitungsstufen als vorher, das Bilden RISC Rohrleitungen bedeutsam effizientere und erlaubende höhere Uhr-Frequenzen.

In den frühen Tagen der Computerindustrie wurde Programmierung auf der Zusammenbau-Sprache oder dem Maschinencode getan, der starke und gebrauchsfreundliche Instruktionen gefördert hat. Zentraleinheitsentwerfer haben deshalb versucht, Instruktionen zu machen, die so viel Arbeit tun würden wie ausführbar. Mit dem Advent von höheren Niveau-Sprachen haben Computerarchitekten auch angefangen, gewidmete Instruktionen zu schaffen, bestimmte Hauptmechanismen solcher Sprachen direkt durchzuführen. Eine andere allgemeine Absicht war, jede mögliche Wenden-Weise für jede Instruktion, bekannt als orthogonality zur Verfügung zu stellen, Bearbeiter-Durchführung zu erleichtern. Arithmetische Operationen konnten deshalb häufig Ergebnisse sowie operands direkt im Gedächtnis (zusätzlich zum Register oder unmittelbar) haben.

Die Einstellung bestand zurzeit darin, dass Hardware-Design reifer war als Bearbeiter-Design, so war das an sich auch ein Grund, Teile der Funktionalität in der Hardware durchzuführen, oder Mikrocode aber nicht in einem Gedächtnis Bearbeiter (oder sein erzeugter Code) allein beschränkt hat. Nach dem Advent von RISC ist diese Philosophie rückwirkend bekannt als komplizierte Befehlssatz-Computerwissenschaft oder CISC geworden.

Zentraleinheiten hatten auch relativ wenige Register aus mehreren Gründen:

• Mehr Register beziehen auch das zeitraubendere Sparen und die Wiederherstellung des Register-Inhalts auf dem Maschinenstapel ein.
• Eine Vielzahl von Registern verlangt eine Vielzahl von Instruktionsbit als Register specifiers, weniger dichten Code (sieh unten) bedeutend.
• Zentraleinheitsregister sind teurer als Außenspeicherpositionen; große Register-Sete waren mit beschränkten Leiterplatten oder Span-Integration beschwerlich.

Eine wichtige Kraft-Fördern-Kompliziertheit wurde Haupterinnerungen (auf der Ordnung von Kilobytes) sehr beschränkt. Es war deshalb für die Dichte der in Computerprogrammen gehaltenen Information vorteilhaft, hoch zu sein, zu Eigenschaften solcher, wie hoch verschlüsselt, Instruktionen der variablen Länge führend, das Datenladen sowie die Berechnung (wie oben erwähnt) tuend. Diese Probleme waren vom höheren Vorrang als die Bequemlichkeit, solche Instruktionen zu decodieren.

Ein ebenso wichtiger Grund bestand darin, dass Haupterinnerungen ziemlich langsam waren (ein allgemeiner Typ war ferrite Kerngedächtnis); indem man dichte Informationsverpackung verwendet hat, konnte man die Frequenz reduzieren, mit der die Zentraleinheit auf diese langsame Quelle zugreifen musste. Moderne Computer stehen ähnlichen Begrenzungsfaktoren gegenüber: Haupterinnerungen sind im Vergleich zur Zentraleinheit und den schnellen Erinnerungen des geheimen Lagers langsam, die verwendet sind, um zu siegen, das wird in der Größe beschränkt. Das kann teilweise erklären, warum sich hoch verschlüsselte Befehlssätze erwiesen haben, so nützlich zu sein, wie RISC Designs in modernen Computern.

RISC wurde als eine Alternative dazu entwickelt, was jetzt als CISC bekannt ist. Im Laufe der Jahre sind andere Strategien als Alternativen zu RISC und CISC durchgeführt worden. Einige Beispiele sind VLIW, MISC, OISC, massive parallele Verarbeitung, systolic Reihe, wiederkonfigurierbare Computerwissenschaft und dataflow Architektur.

Mitte der 1970er Jahre haben Forscher (besonders John Cocke) an IBM (und ähnliche Projekte anderswohin) demonstriert, dass die Mehrheit von Kombinationen dieser orthogonalen Wenden-Weisen und Instruktionen durch die meisten Programme nicht verwendet wurde, die durch Bearbeiter erzeugt sind, verfügbar zurzeit. Es hat sich schwierig in vielen Fällen erwiesen, einen Bearbeiter mit mehr zu schreiben, als beschränkte Fähigkeit, die durch herkömmliche Zentraleinheiten zur Verfügung gestellten Eigenschaften auszunutzen.

Es wurde auch entdeckt, dass, auf mikrocodierten Durchführungen von bestimmten Architekturen, komplizierte Operationen dazu geneigt haben, langsamer zu sein, als eine Folge von einfacheren dasselbe machenden Operationen. Das war teilweise eine Wirkung der Tatsache, dass viele Designs mit wenig Zeit getrieben wurden, um jede Instruktion, aber nur diejenigen zu optimieren oder abzustimmen, die meistenteils verwendet sind. Ein berüchtigtes Beispiel war die Instruktion des VAX.

Wie erwähnt, anderswohin war Kerngedächtnis schon lange langsamer gewesen als viele Zentraleinheitsdesigns. Das Advent des Halbleiter-Gedächtnisses hat diesen Unterschied reduziert, aber es war noch offenbar, dass mehr Register (und spätere geheime Lager) höherer Zentraleinheit Betriebsfrequenzen erlauben würden. Zusätzliche Register würden beträchtlichen Span oder Vorstandsgebiete verlangen, die, zurzeit (1975), bereitgestellt werden konnten, wenn die Kompliziertheit der Zentraleinheitslogik reduziert wurde.

Und doch ist ein anderer Impuls sowohl von RISC als auch von anderen Designs aus praktischen Maßen auf wirklichen Programmen gekommen. Andrew Tanenbaum hat viele von diesen summiert, demonstrierend, dass Verarbeiter häufig übergroßen immediates hatten. Zum Beispiel hat er gezeigt, dass 98 % aller Konstanten in einem Programm 13 Bit einfügen würden, noch haben viele Zentraleinheitsdesigns 16 oder 32 Bit gewidmet, um sie zu versorgen. Das weist darauf hin, dass, um die Anzahl von Speicherzugängen zu vermindern, eine feste Länge-Maschine Konstanten in unbenutzten Bit des Instruktionswortes selbst versorgen konnte, so dass sie sofort bereit sein würden, wenn die Zentraleinheit sie (viel wie das unmittelbare Wenden in einem konventionellen Muster) braucht. Dieser erforderliche kleine opcodes, um Zimmer für eine vernünftig große Konstante in einem 32-Bit-Instruktionswort zu verlassen.

Da viele wirkliche Programme den grössten Teil ihrer Zeit verbringen, einfache Operationen durchführend, haben sich einige Forscher dafür entschieden sich darauf zu konzentrieren, jene Operationen so schnell wie möglich zu machen. Die Uhr-Rate einer Zentraleinheit wird beschränkt, als sie nimmt, um die langsamste Suboperation jeder Instruktion durchzuführen; das Verringern dieser Zykluszeit beschleunigt häufig die Ausführung anderer Instruktionen. Der Fokus auf "reduzierten Instruktionen" hat zur resultierenden Maschine geführt, die einen "reduzierten Befehlssatz-Computer" (RISC) wird nennt. Die Absicht war, Instruktionen so einfach zu machen, dass sie pipelined leicht sein konnten, um einen einzelnen Uhr-Durchfluss an hohen Frequenzen zu erreichen.

Später wurde es bemerkt, dass eine der bedeutendsten Eigenschaften von RISC Verarbeitern war, dass Außengedächtnis nur durch eine Last oder Lager-Instruktion zugänglich war. Alle anderen Instruktionen wurden auf innere Register beschränkt. Das hat viele Aspekte des Verarbeiter-Designs vereinfacht: Das Erlauben von Instruktionen, feste Länge, Vereinfachung von Rohrleitungen und das Isolieren der Logik zu sein, um sich mit der Verzögerung in der Vollendung eines Speicherzugangs (geheimes Lager Fräulein, usw.) zu nur zwei Instruktionen zu befassen. Das hat zu RISC Designs geführt, die Architekturen der Last/Ladens genannt werden.

Ein mehr Problem ist, dass einige komplizierte Instruktionen schwierig sind, z.B im Anschluss an eine Seitenschuld wiederanzufangen. In einigen Fällen wird das Wiederstarten vom Anfang arbeiten (obwohl verschwenderisch), aber in vielen Fällen würde das falsche Ergebnisse geben. Deshalb muss die Maschine einen verborgenen Staat haben, um sich zu erinnern, welche Teile durchgegangen sind, und was getan werden muss. Mit einer Maschine der Last/Ladens ist der Programm-Schalter genügend, um den Staat der Maschine zu beschreiben.

Vergleich zu anderen Architekturen

Einige Zentraleinheiten sind spezifisch entworfen worden, um einen sehr kleinen Satz von Instruktionen zu haben - aber diese Designs sind von klassischen RISC Designs sehr verschieden, so ist ihnen andere Namen wie minimaler Befehlssatz-Computer (MISC) oder Transport hat Architektur ausgelöst (TTA) usw. gegeben worden.

Trotz vieler Erfolge hat RISC wenige Einfälle in den Tisch-PC und die Warenserver-Märkte gemacht, wo die x86 Plattform von Intel die dominierende Verarbeiter-Architektur bleibt. Es gibt drei Hauptgründe dafür:

1. Eine sehr große Basis von Eigentums-PC-Anwendungen wird für x86 geschrieben oder in den x86 Maschinencode kompiliert, wohingegen keine RISC Plattform eine ähnliche installierte Basis hat; folglich wurden PC-Benutzer in den x86 geschlossen.
2. Obwohl RISC tatsächlich im Stande gewesen ist, in der Leistung ganz schnell und preiswert hoch zu schrauben, hat Intel seinen großen Markt durch die Ausgaben riesengroßer Beträge des Geldes auf der Verarbeiter-Entwicklung ausgenutzt. Intel konnte oft so viel ausgeben wie jeder RISC Hersteller auf der Besserung des Designs der niedrigen Stufe und Herstellung. Dasselbe konnte über kleinere Unternehmen wie Cyrix und NexGen nicht gesagt werden, aber sie haben begriffen, dass sie (dicht) pipelined Designmethoden auch zur X86-Architektur, ebenso in den 486 und Pentium anwenden konnten. 6x86 und MII Reihe hat genau das getan, aber war fortgeschrittener; es hat spekulative Superskalarausführung über die Register-Umbenennung direkt am x86-semantischen Niveau durchgeführt. Andere, wie der Nx586 und AMD K5 haben dasselbe gemacht, aber indirekt, über die dynamische Mikrocodepufferung und halbunabhängige Superskalarterminplanung und Instruktionsabsendung am Mikrooperationsniveau (führen ältere oder einfachere 'CISC' Designs normalerweise starre Mikroarbeitsfolgen direkt durch). Der erste verfügbare Span, der solche dynamische Pufferung einsetzt und Techniken plant, war NexGen Nx586, veröffentlicht 1994; der AMD K5 wurde streng verzögert und 1995 veröffentlicht.
3. Später haben stärkere Verarbeiter, wie Intel P6, AMD K6, AMD K7, und Pentium 4, ähnliche dynamische Pufferung und Terminplanungsgrundsätze und durchgeführten lose verbundenen Superskalar (und spekulativ) Ausführung von Mikroarbeitsfolgen verwendet, die von mehrerer Parallele x86 Entzifferung von Stufen erzeugt sind. Heute sind diese Ideen weiter raffiniert worden (einige X86-Paare werden stattdessen in eine kompliziertere Mikrooperation, zum Beispiel verschmolzen), und werden noch durch moderne x86 Verarbeiter wie Intel Core 2 und AMD K8 verwendet.

Während sich frühe RISC Designs bedeutsam von zeitgenössischen CISC Designs unterschieden haben, vor 2000 waren die höchsten leistenden Zentraleinheiten in der RISC Linie fast von den höchsten leistenden Zentraleinheiten in der CISC Linie nicht zu unterscheidend.

Mehrere Verkäufer, einschließlich Qualcomm, versuchen hereinzugehen der PC-Markt mit Arm-basierten Geräten hat smartbooks synchronisiert, auf der netbook Tendenz und steigenden Annahme des GNU/Linux Vertriebs, mehrere reitend, die bereits ARM haben, baut. Andere Gesellschaften beschließen, Windows CE zu verwenden.

RISC: von Mobiltelefonen bis Supercomputer

RISC Architektur wird jetzt über eine breite Reihe von Plattformen, von Autotelefonen und Block-Computern zu einigen der schnellsten Supercomputer in der Welt wie der K Computer, das schnellste auf der TOP500-Liste 2011 verwendet.

Enden Sie niedrig und bewegliche Systeme

Am Anfang des 21. Jahrhunderts hat sich die Mehrheit des niedrigen Endes und der beweglichen Systeme auf RISC Architekturen verlassen. Beispiele schließen ein:

• Die ARM-Architektur beherrscht den Markt für die niedrige Macht und hat niedrig eingebettete Systeme (normalerweise 100-1200 MHz 2011) gekostet. Es wird in mehreren Systemen wie das Apfel-iPhone und das iPad, die RAND-Geräte usw. verwendet.
• Nintendo Spieljunge-Fortschritt und Nintendo DS
• Die MIPS Linie, (einmal verwendet in vielen SGI Computern) und jetzt in PlayStation, PlayStation 2, Nintendo 64, PlayStation Tragbare Spielkonsolen und Wohntore wie Linksys WRT54G Reihe.
• SuperH von Hitachi, ursprünglich im breiten Gebrauch im Sega Super 32X, Saturn und Dreamcast,
• Atmel AVR verwendet in einer Vielfalt von Produkten im Intervall von Xbox tragbare Kontrolleure zu BMW-Autos.

Beenden Sie hoch RISC und Supercomputerwissenschaft

• SPARC, durch das Orakel (früher Sonne-Mikrosysteme), und Fujitsu
• DER PAPA-RISC von Hewlett Packard, auch bekannt als HP-PAPA, (unterbrochen am Ende 2008)
• Alpha, das in Computern des einzelnen Ausschusses, Arbeitsplätzen, Servern und Supercomputern von Digital Equipment Corporation, Compaq und HP verwendet ist, hat bezüglich 2007 aufgehört.
• Die Macht-Architektur von IBM, die auf Supercomputern vielen IBM, Servern des mittleren Bereichs und Arbeitsplätzen verwendet ist

Siehe auch

• Das Wenden der Weise
• Mikroprozessor
• Befehlssatz
• Computerarchitektur
• Klassische RISC Rohrleitung

Links

• RISC dagegen. CISC
• Was RISC ist