SPARC (von der Ersteigbaren Verarbeiter-Architektur) ist eine RISC Befehlssatz-Architektur (ISA), die durch Sonne-Mikrosysteme entwickelt ist und Mitte 1987 eingeführt ist.

SPARC ist ein eingetragenes Warenzeichen von SPARC International, Inc., einer 1989 gegründeten Organisation, um die SPARC Architektur zu fördern, SPARC Handelsmarken zu führen, und Übereinstimmungsprüfung zur Verfügung zu stellen. Durchführungen der SPARC ursprünglichen 32-Bit-Architektur wurden am Anfang entworfen und an der Sonne der Sonne 4 Arbeitsplatz und Server-Systeme verwendet, ihre frühere Sonne 3 Systeme ersetzend, die auf Motorola 68000 Familie von Verarbeitern gestützt sind. Später wurden SPARC Verarbeiter in SMP Servern verwendet, die durch Sonne-Mikrosysteme, Solbourne und Fujitsu, unter anderen erzeugt sind, und haben für 64-Bit-Operation entwickelt.

SPARC International war beabsichtigt, um die SPARC Architektur zu öffnen, um ein größeres Ökosystem für das Design zu machen, das von mehreren Herstellern, einschließlich Instrumente von Texas, Atmel, Zypresse-Halbleiters und Fujitsu lizenziert worden ist. Infolge SPARC International ist die SPARC Architektur völlig offen und Nichteigentums-.

Im März 2006 wurde das ganze Design von Sonne-Mikrosystemen UltraSPARC T1 Mikroprozessor - in der Form der offenen Quelle an OpenSPARC.net veröffentlicht und OpenSPARC T1 genannt. 2007 wurde das Design von UltraSPARC der Sonne T2 Mikroprozessor auch in der Form der offenen Quelle, als OpenSPARC T2 veröffentlicht.

Die neusten kommerziellen Wiederholungen des SPARC Verarbeiter-Designs sind "die Venus" von Fujitsu Laboratories Ltd. 128 GFLOP SPARC64 VIIIfx eingeführter Juni 2009, der im 8 petaFLOPS japanischen Supercomputer "K Computer" und der SPARC T4 eingeführt von Oracle Corporation im September 2011 verwendet wird; beide sind 8 Kerngeräte, die an 2.0GHz, und über 2.5GHz beziehungsweise laufen.

Eigenschaften

Die SPARC Architektur war schwer unter Einfluss früher RISC Designs einschließlich des RISC I und II von der Universität Kaliforniens, Berkeley und IBM 801. Diese ursprünglichen RISC Designs waren Minimalist, einschließlich so weniger Eigenschaften oder Op-Codes wie möglich und zum Ziel habend, Instruktionen an einer Rate von fast einer Instruktion pro Uhr-Zyklus durchzuführen. Das hat sie ähnlich der MIPS Architektur auf viele Weisen, einschließlich des Mangels an Instruktionen gemacht, die multiplizieren oder sich teilen. Eine andere Eigenschaft von SPARC unter Einfluss dessen früh RISC Bewegung ist das Zweigverzögerungsablagefach.

Der SPARC Verarbeiter enthält gewöhnlich nicht weniger als 160 allgemeine Zweck-Register. An jedem Punkt sind nur 32 von ihnen zur Software - 8 sofort sichtbar sind eine Reihe von globalen Registern (von denen einer, g0, zur Null festverdrahtet ist, so sind nur 7 von ihnen als Register verwendbar) und die anderen 24 sind vom Stapel von Registern. Diese 24 Register bilden, was ein Register-Fenster, und beim Funktionsanruf/Rückkehr genannt wird, wird dieses Fenster auf und ab im Register-Stapel bewegt. Jedes Fenster hat 8 lokale Register und teilt 8 Register mit jedem der angrenzenden Fenster. Die geteilten Register werden verwendet, um Funktionsrahmen zu passieren und Werte zurückzugeben, und die lokalen Register werden verwendet, um lokale Werte über Funktionsanrufe zu behalten.

Das "Ersteigbare" in SPARC kommt aus der Tatsache, dass die SPARC Spezifizierung Durchführungen erlaubt, von eingebetteten Verarbeitern durch große Server-Verarbeiter zu klettern, hat alles, denselben Kern teilend, Befehlssatz (nichtprivilegiert). Einer der architektonischen Rahmen, die klettern können, ist die Zahl von durchgeführten Register-Fenstern; die Spezifizierung erlaubt aus 3 bis 32 Fenstern, durchgeführt zu werden, so kann die Durchführung beschließen, alle 32 durchzuführen, um maximale Anruf-Stapel-Leistungsfähigkeit zur Verfügung zu stellen, oder nur 3 durchzuführen, um Zusammenhang-Schaltungszeit zu reduzieren, oder eine Zahl zwischen ihnen durchzuführen. Andere Architekturen, die ähnliche Register-Dateieigenschaften einschließen, schließen Intel i960, IA-64 und AMD 29000 ein.

Die Architektur ist mehrere Revisionen durchgegangen. Es hat gewonnen Hardware multiplizieren und teilen Funktionalität in der Version 8. 64 Bit (das Wenden und die Daten) wurden zur Version 9 SPARC 1994 veröffentlichte Spezifizierung hinzugefügt.

In der SPARC Version 8 hat die Schwimmpunkt-Register-Datei 16 doppelte Präzisionsregister. Jeder von ihnen kann als zwei Register der einfachen Präzision verwendet werden, insgesamt 32 Register der einfachen Präzision zur Verfügung stellend. Ein Paar der sonderbaren geraden Zahl von doppelten Präzisionsregistern kann als ein Viererkabelpräzisionsregister verwendet werden, so 8 Viererkabelpräzisionsregister erlaubend. SPARC Version 9 hat noch 16 doppelte Präzisionsregister hinzugefügt (auf den auch zugegriffen werden kann, weil sich 8 Viererkabelpräzision einschreibt), aber auf diese zusätzlichen Register kann nicht zugegriffen werden, weil sich einfache Präzision einschreibt.

Markiert tragen bei und machen Abstriche Instruktionen leisten trägt bei und macht auf Werten Abstriche, die annehmen, dass der Boden zwei Bit an der Berechnung nicht teilnimmt. Das kann in der Durchführung der Durchlaufzeit für ML, Lispeln und ähnliche Sprachen nützlich sein, die ein markiertes Format der ganzen Zahl verwenden könnten.

Der endianness der 32 Bit SPARC V8 Architektur ist rein groß-endian. Die 64 Bit SPARC V9 Architektur verwenden große-endian Instruktionen, aber können auf Daten entweder in großem-endian oder in wenig-endian Byte-Ordnung, gewählt entweder an der Anwendungsinstruktion (Last/Laden) Niveau oder am Speicherseitenniveau (über einen MMU zugreifen, der untergeht). Der Letztere wird häufig verwendet, um auf Daten von von Natur aus wenig-endian Geräten, wie diejenigen auf PCI Bussen zuzugreifen.

Geschichte

Es hat drei Hauptrevisionen der Architektur gegeben. Die erste veröffentlichte Revision war die SPARC 32-Bit-Version 7 (V7) 1986. SPARC Version 8 (V8), eine erhöhte SPARC Architektur-Definition, wurde 1990 veröffentlicht. Die Hauptunterschiede zwischen V7 und V8 waren die Hinzufügung der ganzen Zahl multiplizieren und teilen Instruktionen und eine Steigung von erweiterter "80-Bit-Präzision" Fließkommaarithmetik zu 128-Bit-"Viererkabelpräzisions"-Arithmetik. SPARC V8 hat als die Basis für IEEE Normale 1754-1994, einen IEEE Standard für eine 32-Bit-Mikroprozessor-Architektur gedient.

SPARC Version 9, die SPARC 64-Bit-Architektur, wurde von SPARC International 1993 veröffentlicht. Es wurde vom SPARC Architektur-Komitee entwickelt, das aus Amdahl Corporation, Fujitsu, ICL, LSI Logik, Matsushita, Philips, Ross Technology, Sonne-Mikrosystemen und Instrumenten von Texas besteht.

2002 wurde SPARC Joint Programming Specification 1 (JPS1) von Fujitsu und Sun befreit, Verarbeiter-Funktionen beschreibend, die in den Zentraleinheiten von beiden Gesellschaften ("Allgemeinheit") identisch durchgeführt wurden. Die ersten Zentraleinheiten, die sich JPS1 anpassen, waren UltraSPARC III durch die Sonne und den SPARC64 V durch Fujitsu. Funktionalitäten, die durch JPS1 nicht bedeckt werden, werden für jeden Verarbeiter in "Durchführungsergänzungen" dokumentiert.

Anfang 2006 hat Sonne eine verlängerte Architektur-Spezifizierung, Architektur von UltraSPARC 2005 veröffentlicht. Das schließt nicht nur das nichtprivilegierte und die meisten privilegierten Teile von SPARC V9, sondern auch alle architektonischen Erweiterungen (wie CMT, hyperprivilegiert, KRAFT 1 und KRAFT 2) Gegenwart in den Verarbeitern von UltraSPARC der Sonne ein, die mit UltraSPARC T1 Durchführung anfangen. Architektur von UltraSPARC schließt 2005 die Standarderweiterungen der Sonne ein und bleibt entgegenkommend mit dem vollen SPARC V9 Spezifizierung des Niveaus 1.

2007 hat Sonne eine aktualisierte Spezifizierung, Architektur von UltraSPARC 2007 veröffentlicht, bis den UltraSPARC sich T2 Durchführung angepasst hat.

Die Architektur hat dauernder Anwendung binäre Vereinbarkeit von Anfang an SPARC V7 Durchführung 1987 in die Sonne Architektur-Durchführungen von UltraSPARC zur Verfügung gestellt.

Unter verschiedenen Durchführungen von SPARC waren SuperSPARC der Sonne und UltraSPARC-I sehr populär, und wurden als Bezugssysteme für die SPEKULATION CPU95 und CPU2000-Abrisspunkte verwendet. Der 296-MHz-UltraSPARC-II ist das Bezugssystem für die SPEKULATION CPU2006 Abrisspunkt.

Die SPARC Architektur ist von vielen Gesellschaften lizenziert worden, die entwickelt und Durchführungen fabriziert haben wie:

• Afara Websystems
• Bipolar Integrated Technology (BIT)
• C-Würfel
• Zypresse-Halbleiter
• Elbrus
• Fujitsu und Fujitsu Microelectronics
• Computersysteme von HAL
• Hyundai
• LSI Logik
• Anderthalbliterflasche-Halbleiter
• Meiko wissenschaftlicher
• Metaflow Technologien
• Prisma
• Technologie von Ross
• Parsé Semiconductor Co.
• Das wissenschaftliche Atlanta
• Solbourne Computer
• Weitek

SPARC Mikroprozessor-Spezifizierungen

Dieser Tisch enthält Spezifizierungen für bestimmte SPARC Verarbeiter: Frequenz (Megahertz), Architektur-Version, Ausgabe-Jahr, Zahl von Fäden (Fäden pro Kern, der mit der Zahl von Kernen multipliziert ist), Herstellungsprozess (Mikrometer), Zahl von Transistoren (Millionen), stirbt Größe (Quadratmillimeter), Zahl von Eingabe/Ausgabe-Nadeln, zerstreute Macht (Watt), Stromspannung und Größen des geheimen Lagers — Daten, Instruktion, L2 und L3 (kibibytes).

Referenzen:

Betriebssystembetreuung

SPARC Maschinen haben allgemein SunOS der Sonne, Solaris oder OpenSolaris verwendet, aber andere Betriebssysteme wie NeXTSTEP, RTEMS, FreeBSD, OpenBSD, NetBSD und Linux sind auch verwendet worden.

1993 hat Zwischengraph einen Hafen von Windows NT zur SPARC Architektur bekannt gegeben, aber es wurde später annulliert.

Offene Quelldurchführungen

Drei völlig offene Quelldurchführungen der SPARC Architektur bestehen:

• LEON, 32 Bit, SPARC Durchführung der Version 8, hat besonders für den Raumgebrauch entwickelt. Quellcode wird in VHDL geschrieben, und unter dem GPL lizenziert.
• OpenSPARC T1, veröffentlicht 2006, 64 Bit, 32-Fäden-Durchführung, die sich der Architektur von UltraSPARC 2005 und der SPARC Version 9 (Niveau 1) anpasst. Quellcode wird in Verilog geschrieben, und laut vieler Lizenzen lizenziert. Der grösste Teil von OpenSPARC T1 Quellcode wird unter dem GPL lizenziert. Auf gegenwärtigen offenen Quellprojekten gestützte Quelle wird fortsetzen, laut ihrer aktuellen Lizenzen lizenziert zu werden. Binäre Programme werden laut eines binären Softwarelizenzvertrags lizenziert.
• S1 ein 64-Bit-Gabelbein hat entgegenkommender Zentraleinheitskern auf OpenSPARC T1 Design gestützt. Es ist einzelner UltraSPARC v9 Kern, der zu 4 Weg SMT fähig ist. Wie der T1 wird der Quellcode unter dem GPL lizenziert.
• OpenSPARC T2, veröffentlicht 2008, 64 Bit, 64-Fäden-Durchführung, die sich der Architektur von UltraSPARC 2007 und der SPARC Version 9 (Niveau 1) anpasst. Quellcode wird in Verilog geschrieben, und laut vieler Lizenzen lizenziert. Der grösste Teil von OpenSPARC T2 Quellcode wird unter dem GPL lizenziert. Auf gegenwärtigen offenen Quellprojekten gestützte Quelle wird fortsetzen, laut ihrer aktuellen Lizenzen lizenziert zu werden. Binäre Programme werden laut eines binären Softwarelizenzvertrags lizenziert.

Ein völlig offener Quellsimulator für die SPARC Architektur besteht auch:

• RAMPE-Gold, 32 Bit, SPARC 64-Fäden-Durchführung der Version 8, hat für die FPGA-basierte Architektur-Simulation entwickelt. RAMPE-Gold wird in ~36.000 Linien von Systemverilog geschrieben, und laut der BSD-Lizenzen lizenziert.

Supercomputer

Bezüglich des Junis 2011 werden nur zwei Supercomputer (#1 und #73), SPARC Mikroprozessoren verwendend, in die 500 ersten schnellsten Supercomputer in der Welt gemäß der TOP500-Liste eingeschlossen.

Der K Computer von Fujitsu hat sich #1 in Top500 - Juni 2011 und Listen im November 2011 aufgereiht. Es verbindet 88,128 SPARC64 VIIIfx Zentraleinheiten, jeder mit acht Kernen, für insgesamt 705,024 Kerne — fast doppelt so viele als jedes andere System im TOP500. Der K Computer ist stärker als die folgenden fünf Systeme auf der Liste verbunden, und hat das höchste Verhältnis der Leistung zur Macht jedes aktuellen Supercomputersystems. Es hat sich auch #6 in Green500 - Liste im Juni 2011 mit einer Kerbe von 824.56 MFLOPS/W aufgereiht.

Tianhe-1A (zurzeit #2) hat mehrere Knoten mit SPARC-basierten Verarbeitern von FeiTeng-1000, die in China entwickelt sind (gestützt auf OpenSPARC). Jedoch haben jene Verarbeiter zur LINPACK-Kerbe nicht beigetragen.

Am 2. Dez 2010 hat Orakel SPARC SuperCluster mit T3-2, T3-4 und M5000 Servern entschleiert. Wie man forderte, hat die Konfiguration mit T3-4 Servern die HP-Integritätssuperkuppel und den Server von IBM Power 780 übertroffen, Geschwindigkeiten von 30,249,688 tpmC erreichend.

Siehe auch

• ERC32 - gestützt auf SPARC V7 Spezifizierung
• FeiTeng-1000 - chinesische acht Kernsparc haben Verarbeiter gestützt
• MCST-4R - Ein russischer Viererkabelkernmikroprozessor, der auf SPARC V9 Spezifizierung gestützt ist
• OpenSPARC - ein offenes Quellprojekt hat auf UltraSPARC T1 Design gestützt
• Felsen-Verarbeiter - Ein Mehrkern und Mehrfaden-Mikroprozessor mit einer Betonung auf der Schwimmpunkt-Leistung
• Ross Technology, Inc. - ein SPARC Mikroprozessor-Entwickler während der 1980er Jahre und der 1990er Jahre
• Sparcle - hat SPARC mit der in einer Prozession mehrgehenden Unterstützung modifiziert, die durch den MIT Alewife verwendet ist, planen
• UltraSPARC T1 - der erste Mehrkern der Sonne und Mehrfaden-Zentraleinheit (codegenannt "Niagara")
• UltraSPARC T2 - Der Nachfolger von T1
• SPARC T3 - Der Nachfolger von UltraSPARC T2

Links

• SPARC International, Inc.
• Liste von SPARC International von SPARC Verarbeitern
• SPARC internationale technische Dokumente
• Architektur-2005-Spezifizierung von UltraSPARC - eine SPARC Architektur-Spezifizierung hat sich mit CMT, hyperprivilegierter Weise, KRAFT 1, KRAFT 2, und so weiter für Verarbeiter von UltraSPARC ausgestreckt
• Architektur-2007-Spezifizierung von UltraSPARC - eine aktualisierte SPARC Architektur-Spezifizierung für Verarbeiter von UltraSPARC, die 2007+ verladen
• Verarbeiter von UltraSPARC
• SPARC Verarbeiter-Images und Beschreibungen
• Das Raue Handbuch zu MBus Modulen (SuperSPARC, hyperSPARC)